形成于p型衬底中的深N阱内的非易失性存储器单元阵列的制作方法

本发明公开了用于形成于p型衬底中的深n阱中的p阱中的非易失性存储器单元阵列的许多实施例。在擦除操作期间，向p阱施加负电压，这减少了擦除阵列中的单元所需的峰值正电压。

背景技术：

1、不同类型的非易失性存储器是众所周知的。例如，美国专利5,029,130(″130专利″)，其以引用方式并入本文，公开了分裂栅非易失性存储器单元的阵列，它是一种闪存存储器单元。此类存储器单元110在图1中示出。每个存储器单元110包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在源极区14的一部分上方。字线端子22(其通常被耦接到字线)具有设置在沟道区18的第二部分上方并且与该沟道区的第二部分绝缘(并且控制其电导率)的第一部分，以及向上延伸并且位于浮栅20上方的第二部分。浮栅20和字线端子22通过栅极氧化物与衬底12绝缘。位线24耦接到漏极区16。

2、通过将高的正电压(相对于衬底12)置于字线端子22上来对存储器单元110进行擦除(其中电子从浮栅去除)，这导致浮栅20上的电子经由福勒-诺德海姆(fn)隧穿从浮栅20到字线端子22隧穿通过中间绝缘体。

3、通过将正电压(相对于衬底12)置于字线端子22上以及将正电压置于源极区14上来由带有热电子的源极侧注入(ssi)编程存储器单元110(其中电子被置于浮栅上)。电子流将从漏极区16流向源极区14。当电子到达字线端子22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物被注入到浮栅20上。

4、通过将正的读取电压(相对于衬底12)置于漏极区16和字线端子22(其接通沟道区18的在字线端子下方的部分)上来读取存储器单元110。如果浮栅20带正电(即，电子被擦除)，则沟道区18的在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或″1″状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区18的在浮栅20下方的部分被大部分或完全关断，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或″0″状态。

5、表1示出可施加到存储器单元110的端子用于执行读取操作、擦除操作和编程操作的典型电压和电流范围：

6、表1：图1的闪存存储器单元110的操作

7、 wl bl sl 读取 2-3v 0.6-2v 0v 擦除 约11-13v 0v 0v 编程 1-2v 10.5-3μa 9-10v

8、表1的电压是以衬底12为基准的，在读取、擦除或编程操作期间向衬底施加0v。

9、作为其他类型的闪存存储器单元的其他分裂栅存储器单元配置是已知的。

10、例如，图2示出了四栅极存储器单元210，其包括源极区14、漏极区16、在沟道区18的第一部分上方的浮栅20、在沟道区18的第二部分上方的选择栅22(通常联接到字线wl)、在浮栅20上方的控制栅28、以及在源极区14上方的擦除栅30。这种配置在美国专利6,747,310中有所描述，该专利以引用方式并入本文以用于所有目的。这里，除了浮栅20之外，所有的栅极均为非浮栅，这意味着它们电连接到或能够电连接到电压源。由于来自浮栅20的静电引力，来自沟道区18的加热电子通过栅极氧化物注入到浮栅20上，从而进行编程。擦除通过从浮栅20隧穿到擦除栅30的电子来执行。

11、表2示出可施加到存储器单元210的端子用于执行读取操作、擦除操作和编程操作的典型电压和电流范围：

12、表2：图2的闪存存储器单元210的操作

13、 wl/sg bl cg eg sl 读取 1.0-2v 0.6-2v 0-2.6v 0-2.6v 0v 擦除 -0.5v/0v 0v 0v/-8v 8-12v 0v 编程 1v 0.1-1μa 8-11v 4.5-9v 4.5-5v

14、在读取、擦除或编程操作期间向衬底12施加0v的电压。

15、图3示出三栅极存储器单元310，其为另一种类型的闪存存储器单元。存储器单元310与图2的存储器单元210相同，不同的是存储器单元310没有单独的控制栅。除了没有施加控制栅，擦除操作(由此通过使用擦除栅进行擦除)和读取操作与图2的存储器单元210的操作类似。在没有控制栅偏置的情况下，编程操作也被完成，并且结果，在编程操作期间必须在源极线上施加更高的电压，以补偿控制栅偏置的缺乏。

16、表3示出可施加到存储器单元310的端子用于执行读取操作、擦除操作和编程操作的典型电压和电流范围：

17、表3：图3的闪存存储器单元310的操作

18、

19、

20、在读取、擦除或编程操作期间向衬底12施加0v的电压。

21、半导体管芯内的空间非常宝贵。在上述现有技术系统中，对于读取、编程和/或擦除操作所必需的阵列外部的电路，需要相当大的空间。例如，擦除操作所需的高电压需要特殊的高电压生成和调节电路，该电路又需要高电压晶体管，高电压晶体管由于较厚的栅极氧化物、较长的沟道长度以及较宽的物理间距而需要半导体管芯上的大面积。

22、需要一种用于非易失性存储器单元阵列的新架构，该架构减小了擦除操作所需的电压，擦除操作接着将减小高电压生成和调节电路所需的空间。

技术实现思路

1、本发明公开了形成于p阱中的非易失性存储器单元阵列的许多实施例，p阱形成于深n阱中，深n阱形成于p型衬底中。在擦除操作期间，向p阱施加负电压，这减少了需要施加到单元以引起单元擦除的峰值正电压。