灵敏放大器及其失配电压的降低方法、存储器及电子设备与流程

本技术属于集成电路领域，具体涉及一种灵敏放大器及其失配电压的降低方法、存储器及电子设备。

背景技术：

1、片上系统(system on chip soc)以及多核心中央处理器(central processingunit，cpu)芯片中一般采用了存储器来存储大量的数据。双电压域的存储器是实现高性能和低功耗设计的最佳选择。双电压域的存储器对存储单元(bit cell)阵列提供单独的电源(vddm)，以保证读写性能和保存数据的稳定性，存储单元阵列外围的逻辑电路提供宽电压范围的电源(vdd)，在需要高性能应用时提供较高外围逻辑电压，不需要高性能应用时提供较低外围逻辑电压来降低动态功耗，在静态不工作时，可以关断外围逻辑供电来降低静态功耗。

2、存储器采用灵敏放大器(sense amplifier，sa)来读取数据。在双电压存储器设计中，vdd作为存储器控制逻辑部分的电源，vddm作为存储单元的供电电源。sa的输入信号线(rt、rb)和存储单元的位线(blt、blc)为相同的电压域vddm，输出线是外围逻辑电压域vdd。在读数据时，blt、blc上的电压差会被传递到灵敏放大器的输入端，当灵敏放大器使能有效(拉高至“1”)，将小电压差放大并输出。所以灵敏度的失配电压对芯片的良率和存储器的读操作性能非常关键。双电压灵敏放大器，由于电压域组合的多样性，会产生不同的失配电压，如果失配电压过大会导致读取数据出错，同时需要更大的差分电压，这会降低存储器的读取速度以及功耗。

技术实现思路

1、鉴于此，本技术的目的在于提供一种灵敏放大器及其失配电压的降低方法、存储器及电子设备，以降低灵敏放大器的失配电压，从而提高灵敏放大器的读取效率以及降低功耗。

2、本技术的实施例是这样实现的：

3、第一方面，本技术实施例提供了一种灵敏放大器，包括：灵敏放大电路和改善电路；灵敏放大电路被配置为将输入的差分信号的电压差放大到可被识别的逻辑0或逻辑1；改善电路与所述灵敏放大电路连接，所述改善电路被配置为降低所述灵敏放大电路的失配电压。

4、本技术实施例中，通过在灵敏放大电路中增设改善电路，以此来降低灵敏放大电路的失配电压，从而提高灵敏放大器的读取效率以及降低功耗。

5、结合第一方面实施例的一种可能的实施方式，所述灵敏放大电路包括第一输入线、第二输入线、电平转换电路；所述电平转换电路包括：第一下拉管和第二下拉管，所述第一下拉管的栅极与所述第二下拉管的输入端连接，所述第二下拉管的栅极与所述第一下拉管的输入端连接；所述改善电路分别与所述第一输入线、所述第二输入线、所述第一下拉管的栅极、所述第二下拉管的栅极连接，所述改善电路被配置为在所述第一输入线的电压小于所述第二输入线的电压时，使所述第一下拉管的栅极电压小于所述第二下拉管的栅极电压，在所述第二输入线的电压小于所述第一输入线的电压时，使所述第一下拉管的栅极电压大于所述第二下拉管的栅极电压。

6、本技术实施例中，通过将改善电路分别与第一输入线、第二输入线、第一下拉管的栅极、第二下拉管的栅极连接，并赋予其在第一输入线的电压小于第二输入线的电压时，使第一下拉管的栅极电压小于第二下拉管的栅极电压，这样当灵敏放大电路使能后，由于第一下拉管的vgs小于第二下拉管的vgs可以使灵敏放大电路更容易放大出所期望的rt、rb差异，从而读取正确的数据0，在第二输入线的电压小于第一输入线的电压时，使第一下拉管的栅极电压大于第二下拉管的栅极电压，这样当灵敏放大电路使能后，由于第一下拉管的vgs大于第二下拉管的vgs，可以使灵敏放大电路更容易放大出所期望的rt、rb差异，从而读取正确的数据1，降低灵敏放大电路的失配电压，提高灵敏放大电路的响应速度。

7、结合第一方面实施例的一种可能的实施方式，所述改善电路被配置为在所述第一输入线、所述第二输入线停止充电期间、且在所述灵敏放大电路的尾管导通之前，将所述第一输入线上的电压下降变化传递给所述第二下拉管的输入端，使所述第一下拉管的栅极电压小于所述第二下拉管的栅极电压；将所述第二输入线上的电压下降变化传递给所述第一下拉管的输入端，使所述第一下拉管的栅极电压大于所述第二下拉管的栅极电压。

8、本技术实施例中，在第一输入线、第二输入线停止充电期间、且在灵敏放大电路的尾管导通之前，先将第一输入线上的电压下降变化传递给第二下拉管的输入端，从而使第一下拉管的栅极电压小于第二下拉管的栅极电压，以及将第二输入线上的电压下降变化传递给第一下拉管的输入端，从而使第一下拉管的栅极电压大于第二下拉管的栅极电压，这样当灵敏放大电路使能后，能更快速的放大出所期望的rt、rb差异，进一步提高效率。

9、结合第一方面实施例的一种可能的实施方式，所述改善电路还被配置为在所述第一输入线、所述第二输入线充电期间，停止将所述第一输入线上的电压下降变化传递给所述第二下拉管的输入端，停止将所述第二输入线上的电压下降变化传递给所述第一下拉管的输入端。

10、本技术实施例中，在充电期间，停止将第一输入线上的电压下降变化传递给第二下拉管的输入端，停止将第二输入线上的电压下降变化传递给第一下拉管的输入端，从而可以更快速的将输入线充到高电平，同时，还可以节约进行传递所消耗的电能。

11、结合第一方面实施例的一种可能的实施方式，所述改善电路包括：第一传递支路和第二传递支路；所述第一传递支路与所述第一输入线、所述第一下拉管的栅极连接；所述第二传递支路与所述第二输入线、所述第二下拉管的栅极连接；所述第一传递支路被配置为在所述第一输入线、所述第二输入线停止充电期间、且在所述灵敏放大电路的尾管导通之前，将所述第一输入线上的电压下降变化传递给所述第二下拉管的输入端；所述第二传递支路被配置为在所述第一输入线、所述第二输入线停止充电期间、且在所述尾管导通之前，将所述第二输入线上的电压下降变化传递给所述第一下拉管的输入端。

12、本技术实施例中，采用2个传递支路便于将第一输入线上的电压下降变化传递给第二下拉管的输入端，将第二输入线上的电压下降变化传递给第一下拉管的输入端。

13、结合第一方面实施例的一种可能的实施方式，所述第一传递支路包括：串联的第一电容、第一晶体管；所述第一输入线通过所述第一电容、所述第一晶体管与所述第一下拉管的栅极连接。

14、本技术实施例中，利用电容的耦合效应，来传递第一输入线上的电压下降变化，以此来将第一下拉管的栅极电压拉低，同时，通过引入晶体管，便于控制第一传递支路的导通或关闭。

15、结合第一方面实施例的一种可能的实施方式，所述第一传递支路还包括：第二晶体管，所述第二晶体管与所述第一电容、所述第一晶体管串接，所述第二晶体管的类型与所述第一晶体管的类型不同。

16、本技术实施例中，通过设置两个不同类型的晶体管，使得可以利用灵敏放大电路已有的控制信号来控制第一晶体管、第二晶体管，无需引入其他控制信号，从而无需改变现有的控制逻辑。

17、结合第一方面实施例的一种可能的实施方式，所述第二传递支路包括：第二电容、第三晶体管；所述第二输入线通过所述第二电容、所述第三晶体管与所述第二下拉管的栅极连接。

18、本技术实施例中，利用电容的耦合效应，来传递第二输入线上的电压下降变化，以此来将第二下拉管的栅极电压拉低，同时，通过引入晶体管，便于控制第二传递支路的导通或关闭。

19、结合第一方面实施例的一种可能的实施方式，所述第二传递支路包括：第四晶体管，所述第四晶体管与所述第二电容、所述第三晶体管串接，所述第四晶体管的类型与所述第三晶体管的类型不同。

20、本技术实施例中，通过设置两个不同类型的晶体管，使得可以利用灵敏放大电路已有的控制信号来控制第三晶体管、第四晶体管，无需引入其他控制信号，从而无需改变现有的控制逻辑。

21、第二方面，本技术实施例还提供了一种存储器，包括存储单元和如上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的灵敏放大器。

22、第三方面，本技术实施例还提供了一种电子设备，包括上述第二反面实施例提供的存储器。

23、第四方面，本技术实施例还提供了一种灵敏放大器的失配电压的降低方法，包括：在所述灵敏放大器的第一输入线电压小于第二输入线的电压时，使所述灵敏放大器的第一下拉管的栅极电压小于所述灵敏放大器得第二下拉管的栅极电压；在所述第二输入线的电压小于所述第一输入线的电压时，使所述第一下拉管的栅极电压大于所述第二下拉管的栅极电压，其中，所述第一下拉管、所述第二下拉管属于所述灵敏放大器的电平转换电路，所述第一下拉管的栅极与所述第二下拉管的输入端连接，所述第二下拉管的栅极与所述第一下拉管的输入端连接。

24、本技术的其他特征和优点将在随后的说明书阐述。本技术的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。