灵敏放大器电路的制作方法

本发明涉及一种半导体集成电路，特别是涉及一种灵敏放大器电路(senseamplifier，sa)电路。

背景技术：

1、如图1所示，是现有灵敏放大器电路的电路图；现有灵敏放大器电路包括：连接在位线节点a和数据线节点c之间的位线调整单元101。

2、所述位线调整单元101包括第一nmos管mn101。

3、所述第一nmos管mn101的漏极连接所述数据线节点c，所述第一nmos管mn101的源极连接所述位线节点a。

4、所述第一nmos管mn101的栅极和所述位线节点a之间具有反馈电路，所述反馈电路由反相器103组成。所述反相器103为cmos反相器，包括nmos管mn102和pmos管mp101，所述nmos管mn102作为下拉管，所述pmos管mp101作为上拉管。

5、反相器103的输入端连接所述位线节点a，所述反相器103的输出端作为反馈节点b连接到所述第一nmos管mn101的栅极。

6、所述反馈节点b的电压为所述位线节点a的反相信号。节点a的电压较小时，节点b的电压较大；节点a的电压较大时，节点b的电压较小。但是节点b的高低电平转换不是突变的，而是有一个翻转区域，翻转区域位于钳位电压vclamp附近。当节点a的电压大于电压vclamp时，节点b的电压会翻转到低电平；而节点a的电压小于vclamp时则节点b的电压会翻转到高电平。图1中，在预充电后，节点a的电压会钳位在钳位电压vclamp。所述第一nmos管mn101也称为钳位(clamp)晶体管(transistor)。

7、在读取时，所述位线节点a连接到选定的存储单元(cell)104，所述位线节点a的电压由所述存储单元104的存储状态确定，

8、在所述数据线节点c和电源电压vdd之间连接有电流源iref，所述电流源iref的电流作为和所述存储单元104的单元电流比较的参考电流；读取时，通过比较所述电流源iref的电流和所述单元电流在所述数据线节点c形成第一输出电压。

9、所述灵敏放大器电路还包括输出单元102；所述第一输出电压输入到所述输出单元102的输入端并在所述输出单元102的输出端输出第二输出电压soutb。图1中，所述输出单元102包括比较器。

10、所述第一输出电压连接到所述比较器的第一输入端即+端。

11、所述比较器的第二输入端即-端连接参考电压vref。

12、所述比较器的输出端输出所述第二输出电压soutb。

13、多个所述存储单元104组成存储阵列。在所述第一nmos管mn101的源极和所述位线节点a之间还连接有译码电路105；读取时，通过所述译码电路105选择对应的所述存储单元104。译码电路105由多个开关加译码信号组成，图1中仅显示了一个nmos管mn103以及两个译码信号ya和yb。

14、所述存储单元104为非挥发性存储单元，所述非挥发性存储单元的栅极结构中包括浮栅；所述非挥发性存储单元的存储状态包括擦除状态和编程状态。

15、所述非挥发性存储单元为n型器件时，包括n+掺杂的源区和漏区，所述编程状态下，所述浮栅中存储有电子；所述擦除状态下，所述浮栅中存储的电子被去除。

16、在编程状态下所述非挥发性存储单元具有第一阈值电压，所述单元电流为第一单元电流。

17、在擦除状态下所述非挥发性存储单元具有第二阈值电压，所述单元电流为第二单元电流。

18、所述第一阈值电压大于所述第二阈值电压，所述第一单元电流小于所述第二单元电流。所述单元电流越大，所述位线节点a的电压越低。

19、具有编程状态的所述存储单元104所存储的信息为‘0’，读‘0’时，所述单元电流为第一单元电流，所述位线节点a的电压较高；经过所述反相器103反相后得到的所述位线节点b的电压会较低；但是，由于所述位线节点b直接通过所述反相器103的上拉管即pmos管mp101连接电源电压vdd。当电源电压vdd具有波动时，如产生较大的上冲(overshoot)时，pmos管mp101会导通，从而使所述位线节点b的电压也跟随所述电源电压vdd上冲，容易使得节点b的电平产生翻转，所述第一nmos管mn101的电流会增加，最后会使读取的输出电压soutb产生翻转，导致读‘0’失败(fail)。

技术实现思路

1、本发明是提供一种灵敏放大器电路，能降低读取过程中的电源电压波动的影响，同时还能使读取速度得到保证。

2、本发明提供的灵敏放大器电路包括：连接在位线节点和数据线节点之间的位线调整单元。

3、所述位线调整单元包括第一nmos管。

4、所述第一nmos管的漏极连接所述数据线节点，所述第一nmos管的源极连接所述位线节点。

5、所述第一nmos管的栅极和所述位线节点之间具有反馈电路，所述反馈电路包括：

6、第一反相器，所述第一反相器的输入端连接所述位线节点，所述第一反相器的输出端连接到所述第一nmos管的栅极，所述第一nmos管的栅极为反馈节点。

7、在所述第一反相器的电源端和电源电压之间连接有第一开关，所述第一开关的控制端连接第一控制信号。

8、在电源电压和所述反馈节点之间还串接有第一电流源和第二开关，所述第二开关的控制端连接第二控制信号。

9、读取过程中包括前后相接的第一阶段和第二阶段。

10、在第一阶段中，所述第一控制信号使所述第一开关导通以及所述第二控制信号使所述第二开关断开，采用所述第一反相器实现所述位线节点和所述反馈节点之间的强反馈，保证所述位线节点达到位线钳位电压的速度。

11、在第二阶段中，所述第一控制信号使所述第一开关断开以及所述第二控制信号使所述第二开关导通，所述第一电流源实现所述位线节点和所述反馈节点之间的固定电流反馈，以消除所述电源电压的波动对读取结果的影响。

12、进一步的改进是，读取时，所述位线节点和选定的存储单元连接。

13、进一步的改进是，所述第一反相器为cmos反相器，包括第二nmos管和第一pmos管。

14、所述第二nmos管的栅极和所述第一pmos管的栅极都连接所述位线节点。

15、所述第二nmos管的源极接地。

16、所述第二nmos管的漏极和所述第一pmos管的漏极都连接所述反馈节点。

17、所述第一pmos管的源极作为所述第一反相器的电源端。

18、进一步的改进是，所述第一开关采用第二pmos管组成，所述第二pmos管的漏极连接所述第一pmos管的源极，所述第二pmos管的源极连接所述电源电压，所述第二pmos管的栅极为控制端并连接所述第一控制信号。

19、进一步的改进是，所述第二开关采用第三pmos管组成，所述第三pmos管的栅极为控制端并连接所述第二控制信号。

20、进一步的改进是，所述第三pmos管的源极连接电源电压，所述第三pmos管的漏极连接所述第一电流源的第一端，所述第一电流源的第二端连接所述反馈节点。

21、进一步的改进是，在所述数据线节点和电源电压之间连接有第二电流源，所述第二电流源的电流作为和所述存储单元的单元电流比较的参考电流；读取时，通过比较所述第二电流源的电流和所述单元电流在所述数据线节点形成第一输出电压。

22、进一步的改进是，所述灵敏放大器电路还包括输出单元；所述第一输出电压输入到所述输出单元的输入端并在所述输出单元的输出端输出第二输出电压。

23、进一步的改进是，所述输出单元包括比较器。

24、所述第一输出电压连接到所述比较器的第一输入端。

25、所述比较器的第二输入端连接参考电压。

26、所述比较器的输出端输出所述第二输出电压。

27、进一步的改进是，所述存储单元为非挥发性存储单元。

28、进一步的改进是，多个所述存储单元组成存储阵列。

29、在所述第一nmos管的源极和所述位线节点之间还连接有译码电路；读取时，通过所述译码电路选择对应的所述存储单元。

30、进一步的改进是，所述非挥发性存储单元的栅极结构中包括浮栅；所述非挥发性存储单元的存储状态包括擦除状态和编程状态。

31、在编程状态下所述非挥发性存储单元具有第一阈值电压，所述单元电流为第一单元电流。

32、在擦除状态下所述非挥发性存储单元具有第二阈值电压，所述单元电流为第二单元电流。

33、所述第一阈值电压大于所述第二阈值电压，所述第一单元电流小于所述第二单元电流。

34、所述单元电流越大，所述位线节点的电压越低。

35、进一步的改进是，在所述读取的第二阶段中，所述编程状态下的所述位线节点的电压高于所述位线钳位电压，所述固定电流反馈使所述反馈节点的电压稳定并使所述第一nmos管保持断开。

36、进一步的改进是，所述非挥发性存储单元为n型器件，包括n+掺杂的源区和漏区，所述编程状态下，所述浮栅中存储有电子；所述擦除状态下，所述浮栅中存储的电子被去除。

37、进一步的改进是，所述电源电压的波动包括由噪声产生的波动。

38、和现有技术中位线调整单元的反馈电路由反相器组成不同，本发明在现有反馈电路的基础上做了改进，包括在反相器的电源端和电源电压之间增加第一开关并采用第一控制信号控制第一开关，在反馈节点和电源电压之间增加了由第二开关控制的第一电流源并采用第二控制信号控制第二开关，在读取的第一阶段中，会导通第一开关以及断开第二开关，反馈电路就能采用反相器实现，由于反相器能实现强反馈，从而能保证读取速度；在读取的第二阶段中，会断开第一开关以及导通第二开关，反相器不再和电源电压连接，故反相器无法实现上拉，这时反馈电路通过第一电流源实现上拉，由于第一电流源的电流大小恒定且不受电源电压的波动的影响，故能防止反馈节点的电压突然随电源电压的波动的上升而上升并从而能防止反馈节点电压上窜时产生读‘0’失败，所以本发明能降低电源电压的波动如噪声对反馈电路的影响，防止由电源电压的波动产生读取翻转，所以能防止噪声并同时能使读取速度得到保证。