时钟多路复用电路、脉冲发生器和存储器装置的制作方法

本公开涉及一种时钟多路复用电路。更具体地，本公开涉及一种时钟多路复用电路，其接收不同相位的时钟信号且生成响应于接收的时钟信号的边沿而切换(toggling)的脉冲信号。

背景技术：

1、存储器装置可以包括用于产生、处理或存储数据的各种电路。例如，存储器装置可以包括用于基于时钟信号、数据信号和命令信号存储或输出数据的各种电路。现今，随着存储器装置中待处理的数据量增加，时钟信号的频率增加，以便增加数据传输的速度。然而，在时钟信号的频率增加的情况下，响应于时钟信号操作的存储器装置的操作的可靠性可能降低。

技术实现思路

1、本公开的实施例提供了一种结构更简单的时钟多路复用电路。

2、根据一些实施例，时钟多路复用电路可以包括第一晶体管和第二晶体管，第一晶体管在被配置为接收第一输入时钟信号的第一输入端子和被配置为输出输出脉冲信号的输出端子之间，并且基于被配置为接收第二输入时钟信号的第二输入端子的逻辑电平来操作，第二晶体管在输出端子和第一电压节点之间，并且被配置为基于第二输入端子的逻辑电平来操作。第一输入时钟信号和第二输入时钟信号可以具有相同的周期并具有不同的相位。输出脉冲信号可以在第一输入时钟信号转变到第一逻辑电平时的第一时间处转变到第一逻辑电平，且可以在第二输入时钟信号转变到第一逻辑电平时的第二时间处转变到第二逻辑电平。

3、根据一些实施例，脉冲发生器可以包括移相器和时钟多路复用器，移相器输出包括相位彼此不同的第一时钟信号至第四时钟信号的四相时钟信号，时钟多路复用器包括第一时钟多路复用电路至第四时钟多路复用电路。第一时钟多路复用电路至第四时钟多路复用电路可以基于四相时钟信号分别输出具有彼此不同相位的第一脉冲信号至第四脉冲信号。第一时钟多路复用电路可以包括第一晶体管和第二晶体管，第一晶体管在被配置为接收第一时钟信号的第一输入节点和被配置为在输出节点处输出第一脉冲信号的输出节点之间并且基于被配置为接收第二时钟信号的第二输入节点的逻辑电平而操作，第二晶体管在第一输出节点和第一电压节点之间并且被配置为基于第二输入节点的逻辑电平而操作。

4、根据一些实施例，存储器装置可以包括时钟多路复用器、存储器单元阵列和串行器，时钟多路复用器被配置为基于包括第一时钟信号至第n时钟信号的n相时钟信号产生第一脉冲信号至第n脉冲信号(n是大于或等于4的自然数)，存储器单元阵列被配置为并行输出第一数据至第m数据(m是等于或大于4的自然数)，串行器被配置为响应于第一脉冲信号至第n脉冲信号将第一数据至第m数据顺序地输出至第一数据焊盘。时钟多路复用器可以包括被配置为分别生成第一时钟信号至第n时钟信号的第一时钟多路复用电路至第n时钟多路复用电路。第一时钟多路复用电路可以包括在第一输入节点与第一输出节点之间的第一晶体管以及在第一输出节点与第一电压节点之间的第二晶体管。第一晶体管被配置为输出第一脉冲信号并且被配置为基于接收第二时钟信号的第二输入节点的逻辑电平来操作，并且第二晶体管被配置为基于第二输入节点的逻辑电平来操作。

技术特征：

1.一种时钟多路复用电路，包括：

2.根据权利要求1所述的时钟多路复用电路，其中，所述第一晶体管包括n沟道金属氧化物半导体晶体管，所述第二晶体管包括p沟道金属氧化物半导体晶体管，并且所述第一电压节点处于电源电压。

3.根据权利要求2所述的时钟多路复用电路，其中，所述第一逻辑电平低于所述第二逻辑电平。

4.根据权利要求1所述的时钟多路复用电路，其中，所述第一晶体管包括p沟道金属氧化物半导体晶体管，所述第二晶体管包括n沟道金属氧化物半导体晶体管，并且所述第一电压节点处于地电压。

5.根据权利要求3所述的时钟多路复用电路，其中,所述第一逻辑电平高于所述第二逻辑电平。

6.根据权利要求1所述的时钟多路复用电路，其中，所述第一输入时钟信号与所述第二输入时钟信号之间的相位差对应于从所述第一时间至所述第二时间的时间间隔。

7.一种脉冲发生器，包括：

8.根据权利要求7所述的脉冲发生器，其中，所述第二时钟信号滞后于所述第一时钟信号90度，

9.根据权利要求7所述的脉冲发生器，其中，所述第一时钟多路复用电路被配置为基于所述第一时钟信号和所述第二时钟信号产生所述第一脉冲信号，

10.根据权利要求9所述的脉冲发生器，其中，所述第二时钟多路复用电路包括：

11.根据权利要求7所述的脉冲发生器，其中，所述第一晶体管包括n沟道金属氧化物半导体晶体管，所述第二晶体管包括p沟道金属氧化物半导体晶体管，并且所述第一电压节点处于电源电压。

12.根据权利要求11所述的脉冲发生器，其中，所述第一脉冲信号响应于所述第一时钟信号转变到逻辑低电平而转变到所述逻辑低电平，并且响应于所述第二时钟信号转变到所述逻辑低电平而转变到逻辑高电平。

13.根据权利要求7所述的脉冲发生器，其中，所述第一晶体管包括p沟道金属氧化物半导体晶体管，所述第二晶体管包括n沟道金属氧化物半导体晶体管，并且所述第一电压节点处于地电压。

14.根据权利要求13所述的脉冲发生器，其中，所述第一脉冲信号响应于所述第一时钟信号转变到逻辑高电平而转变到所述逻辑高电平，并且响应于所述第二时钟信号转变到所述逻辑高电平而转变到逻辑低电平。

15.一种存储器装置，包括：

16.根据权利要求15所述的存储器装置，其中，第k时钟多路复用电路被配置为基于第k时钟信号和第(k+1)时钟信号产生第k脉冲信号，其中k为大于等于1且小于等于(n-1)的自然数，并且

17.根据权利要求16所述的存储器装置，其中，所述第k时钟多路复用电路包括：

18.根据权利要求15所述的存储器装置，其中，所述第一晶体管包括p沟道金属氧化物半导体晶体管，所述第二晶体管包括n沟道金属氧化物半导体晶体管，并且所述第一电压节点处于地电压，并且

19.根据权利要求18所述的存储器装置，其中，所述串行器包括：

20.根据权利要求19所述的存储器装置，其中，m为n的整数倍。

技术总结公开了一种时钟多路复用电路、脉冲发生器和存储器装置。时钟多路复用电路包括第一晶体管和第二晶体管，第一晶体管在接收第一输入时钟信号的第一输入端子和输出输出脉冲信号的输出端子之间，并且基于接收第二输入时钟信号的第二输入端子的逻辑电平而操作，第二晶体管在输出端子和第一电压节点之间，并且基于第二输入端子的逻辑电平而操作。第一输入时钟信号和第二输入时钟信号具有相同的周期和不同的相位。输出脉冲信号在第一输入时钟信号转变到第一逻辑电平时的第一时间处转变到第一逻辑电平，并且在第二输入时钟信号转变到第一逻辑电平时的第二时间处转变到第二逻辑电平。技术研发人员：郑镕芸,郑东赫,俞昌植,金基汉受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/1/25