一种低功耗EEPROM读取电路及其读取方法与流程

本发明涉及一种eeprom读取电路及其读取方法，特别是一种低功耗eeprom读取电路及其读取方法，属于半导体集成电路。

背景技术：

1、随着集成电路技术的不断发展，eeprom获得了广泛的应用，eerpom的存储容量越大，对应的eeprom单元也越多。如图3和图4所示，现有的eeprom单元读取电路采用eeprom单元的电流和偏置电流做比较后输出。这种方法一方面引入了偏置电流，增加了eeprom的工作电流；另一方面对eeprom单元电流能力的衰减性能要求高，保证eeprom单元读取结果在长时间内是稳定的，对eeprom单元的工艺有更高要求。这些都增加了eeprom的功耗和成本，不利于eeprom低功耗、低成本的发展要求。

技术实现思路

1、本发明所要解决的技术问题是提供一种低功耗eeprom读取电路及其读取方法，达到eeprom的低功耗和低成本的要求。

2、为解决上述技术问题，本发明所采用的技术方案是：

3、一种低功耗eeprom读取电路，包含第一eeprom单元、第二eeprom单元、差分电路和输出电路，第一eeprom单元的输出端与差分电路的第一输入端连接，第二eeprom单元的输出端与差分电路的第二输入端连接，差分电路的输出端与输出电路的输入端连接，输出电路的输出端输出信号out，第一eeprom单元和第二eeprom单元中任意一个eeprom单元的浮栅mos管保持导通状态且第一eeprom单元和第二eeprom单元的浮栅mos管的浮栅电压存在电压差。

4、进一步地，所述第一eeprom单元包含浮栅mos管m1和pmos管m3，浮栅mos管m1的源极连接电源vdd，浮栅mos管m1的漏极与pmos管m3的源极连接，pmos管m3的漏极作为第一eeprom单元的输出端c，浮栅mos管m1的栅极连接第一浮栅信号fg1，pmos管m3的栅极连接控制信号enb。

5、进一步地，所述第二eeprom单元包含浮栅mos管m2和pmos管m4，浮栅mos管m2的源极连接电源vdd，浮栅mos管m2的漏极与pmos管m4的源极连接，pmos管m4的漏极作为第二eeprom单元的输出端d，浮栅mos管m2的栅极连接第二浮栅信号fg2，pmos管m4的栅极连接控制信号enb。

6、进一步地，所述差分电路包含pmos管m5、pmos管m6、nmos管m7、nmos管m8、nmos管m9、nmos管m10和延迟电路delay，pmos管m5的源极作为差分电路的第一输入端，pmos管m6的源极作为差分电路的第二输入端，pmos管m5的漏极与pmos管m6的栅极、nmos管m7的漏极、nmos管m8的栅极和nmos管m9的漏极连接并作为差分电路的第一输出端a，pmos管m6的漏极与pmos管m5的栅极、nmos管m8的漏极、nmos管m7的栅极和nmos管m10的漏极连接并作为差分电路的第二输出端b，nmos管m9的源极、nmos管m7的源极、nmos管m8的源极和nmos管m10的源极接地，nmos管m9的栅极和nmos管m10的栅极连接延迟电路delay的输出端e，延迟电路delay的输入端连接控制信号enb。

7、进一步地，所述输出电路包含反相器inv1、反相器inv2、与非门nand1、与非门nand2和缓冲器buf，反相器inv1的输入端作为输出电路的第一输入端，反相器inv2的输入端作为输出电路的第二输入端，反相器inv1的输出端与与非门nand1的第一输入端连接，反相器inv2的输出端与与非门nand2的第一输入端连接，与非门nand1的输出端与缓冲器buf的输入端和与非门nand2的第二输入端连接，与非门nand2的输出端与与非门nand1的第二输入端连接，缓冲器buf的输出端作为输出电路的输出端并输出信号out。

8、进一步地，所述第一浮栅信号fg1和第二浮栅信号fg2的电平高低状态相反。

9、进一步地，所述第一浮栅信号fg1和第二浮栅信号fg2之间存在一个电压差。

10、一种低功耗eeprom读取电路的读取方法，包含以下步骤：

11、在完成第一eeprom单元和第二eeprom单元的擦除和写入后，浮栅mos管m1的栅极是高电平，浮栅mos管m2的栅极是低电平；或者浮栅mos管m1的栅极是低电平，浮栅mos管m2的栅极是高电平；

12、初始状态时，控制信号enb是高电平，pmos管m3的栅极和pmos管m4的栅极是高电平，pmos管m3关闭，pmos管m4关闭；

13、初始状态时，控制信号enb是高电平，延迟电路delay的输出端e是高电平，nmos管m9的栅极和nmos管m10的栅极是高电平，nmos管m9导通，差分电路的第一输出端a是低电平，nmos管m10导通，差分电路的第二输出端b是低电平；由于差分电路的第一输出端a是低电平，则pmos管m6导通，nmos管m8关闭；由于差分电路的第二输出端b是低电平，pmos管m5导通，nmos管m7关闭；

14、读取时，控制信号enb变为低电平，pmos管m3的栅极、pmos管m4的栅极是低电平，pmos管m3导通，pmos管m4导通；如果第一浮栅信号fg1的电压小于第二浮栅信号fg2的电压，则浮栅mos管m1的电流能力大于浮栅mos管m2的电流能力，第一eeprom单元的输出端c的电压大于第二eeprom单元的输出端d的电压；反之，如果第一浮栅信号fg1的电压大于第二浮栅信号fg2的电压，则浮栅mos管m1的电流能力小于浮栅mos管m2的电流能力，第一eeprom单元的输出端c的电压小于第二eeprom单元的输出端d的电压；

15、读取时，控制信号enb变为低电平，由于延迟电路delay的影响，延迟电路delay的输出端e延迟几ns后才变为低电平，在这几ns里延迟电路delay的输出端e仍保持高电平，则nmos管m9的栅极、nmos管10的栅极是高电平，pmos管m5、pmos管m6、nmos管m7、nmos管m8保持初始状态，pmos管m5导通，pmos管m6导通，nmos管m7关闭，nmos管m8关闭；当延迟电路delay的延迟时间结束，延迟电路delay的输出端e的电压变为低电平，nmos管m9的栅极、nmos管m10的栅极是低电平，nmos管m9、nmos管m10关闭，差分电路的第一输出端a的电压和差分电路的第二输出端b的电压开始升高，pmos管m5和pmos管m6的导通能力变弱；

16、如果第一浮栅信号fg1的电压小于第二浮栅信号fg2的电压，浮栅mos管m1的电流能力大于浮栅mos管m2的电流能力，第一eeprom单元的输出端c的电压大于第二eeprom单元的输出端d的电压，则差分电路的第一输出端a的电压比差分电路的第二输出端b的电压更快地上升，nmos管m8比nmos管m7提前导通，差分电路的第二输出端b的电压变低，pmos管m5导通能力变强，差分电路的第一输出端a的电压进一步上升，直至nmos管m8完全导通，差分电路的第二输出端b的电压变为低电平，pmos管m5完全导通、nmos管m7完全关闭，差分电路的第一输出端a变为高电平，pmos管m6完全关闭，nmos管m8完全导通，差分电路的第二输出端b变为低电平；

17、pmos管m5、nmos管m8、pmos管m6、nmos管m7形成正反馈回路；差分电路的第一输出端a是高电平，输出电路的第一输入端是高电平，反相器inv1的输出端是低电平；与非门nand1的第一输入端是低电平，与非门nand1的输出端是高电平；缓冲器buf的输入端是高电平，缓冲器buf的输出信号out为高电平；

18、所以读取时，如果第一浮栅信号fg1的电压小于第二浮栅信号fg2的电压，pmos管m5导通，nmos管m7关闭，pmos管m6关闭，nmos管m8导通，缓冲器buf的输出信号out为高电平；反之，第一浮栅信号fg1的电压大于第二浮栅信号fg2的电压，pmos管m5关闭，nmos管m7导通，pmos管m6导通，nmos管m8关闭，缓冲器buf的输出信号out为低电平。

19、本发明与现有技术相比，具有以下优点和效果：

20、1、本发明采用2个eeprom单元，使用差分输入结构，只要求其中1个eerpom单元的浮栅mos管保持导通状态，2个eeprom单元的浮栅mos管的浮栅电压之间存在一个小电压差就可以；相比于现有技术采用1个eeprom单元和电流源比较，需要浮栅mos的电流大于电流源的电流，对eepomr单元的浮栅mos管的浮栅电压有特别的要求，本发明对eeprom单元的工艺要求更低，降低了eeprom的成本；

21、2、本发明采用2个eeprom单元，使用差分输入结构加正反馈环路，节省的电流源，eeprom读取时不存在工作电流，降低了eeprom的功耗。