移位寄存器及其驱动方法、栅极驱动电路、显示装置与流程

本公开涉及但不仅限于显示技术，尤指一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术：

1、有机发光二极管(organic light emitting diode，简称oled)和量子点发光二极管(quantum-dot light emitting diodes，简称qled)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以oled或qled为发光器件、由薄膜晶体管(thin film transistor，简称tft)进行信号控制的柔性显示装置(flexible display)已成为目前显示领域的主流产品。

技术实现思路

1、以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

2、本公开实施例提供了一种移位寄存器，包括：输入子电路、输出子电路和节点维持子电路；

3、所述输入子电路，分别与信号输入端、第一电源端和上拉节点电连接，被配置为在信号输入端的信号的控制下，向上拉节点提供第一电源端的信号；

4、所述输出子电路，分别与第一时钟信号端、级联信号端、信号输出端和上拉节点电连接，被配置为在上拉节点的信号的控制下，向级联信号端和信号输出端提供第一时钟信号端的信号；

5、所述节点维持子电路，分别与第二时钟信号端和上拉节点电连接，被配置为通过第二时钟信号端的信号带动上拉节点；

6、所述第一时钟信号端的信号和所述第二时钟信号端的信号互为反相信号。

7、在一些可能的实现方式中，所述输出子电路包括：第一晶体管、第二晶体管和第一电容；第一晶体管的控制极与上拉节点电连接，第一晶体管的第一极与第一时钟信号端电连接，第一晶体管的第二极与信号输出端电连接；

8、第二晶体管的控制极与上拉节点电连接，第二晶体管的第一极与第一时钟信号端电连接，第二晶体管的第二极与级联信号端电连接；

9、第一电容包括第一极板和第二极板，第一电容的第一极板与上拉节点电连接，第一电容的第二极板与信号输出端电连接。

10、在一些可能的实现方式中，所述节点维持子电路包括：第二电容，所述第二电容包括第一极板和第二极板；

11、第二电容的第一极板与上拉节点电连接，第二电容的第二极板与第二时钟信号端电连接。

12、在一些可能的实现方式中，所述第二电容的电容值等于所述第一晶体管的控制极与第一极之间的电容的电容值。

13、在一些可能的实现方式中，所述输入子电路包括：第三晶体管；

14、第三晶体管的控制极与信号输入端电连接，第三晶体管的第一极与第一电源端电连接，第三晶体管的第二极与上拉节点电连接。

15、在一些可能的实现方式中，所述移位寄存器还包括：复位子电路和总复位子电路；

16、所述复位子电路分别与复位信号端、第二电源端和上拉节点电连接，被配置为在复位信号端的信号的控制下，向上拉节点提供第二电源端的信号；

17、所述总复位子电路分别与总复位信号端、第二电源端、第三电源端、上拉节点、级联信号端和信号输出端电连接，被配置为在总复位信号端的信号的控制下，向上拉节点和级联信号端提供第二电源端的信号，向信号输出端提供第三电源端的信号。

18、在一些可能的实现方式中，所述复位子电路包括：第四晶体管，第四晶体管的控制极与复位信号端电连接，第四晶体管的第一极与上拉节点电连接，第四晶体管的第二极与第二电源端电连接；

19、所述总复位子电路包括：第五晶体管、第六晶体管和第七晶体管，第五晶体管的控制极与总复位信号端电连接，第五晶体管的第一极与上拉节点电连接，第五晶体管的第二极与第二电源端电连接；第六晶体管的控制极与总复位信号端电连接，第六晶体管的第一极与级联信号端电连接，第六晶体管的第二极与第二电源端电连接；第七晶体管的控制极与总复位信号端电连接，第七晶体管的第一极与信号输出端电连接，第七晶体管的第二极与第三电源端电连接。

20、在一些可能的实现方式中，所述移位寄存器还包括：下拉子电路和节点控制子电路；；

21、所述下拉子电路分别与第二电源端、第三电源端、上拉节点、级联信号端、信号输出端、第一下拉节点和第二下拉节点电连接，被配置为在第一下拉节点和第二下拉节点的信号的控制下，向上拉节点和级联信号端提供第二电源端的信号，向信号输出端提供第三电源端的信号；

22、所述节点控制子电路分别与第一电源端、第二电源端、信号输入端、上拉节点、第一下拉节点、第二下拉节点、第一下拉电源端和第二下拉电源端电连接，被配置为在上拉节点、信号输入端、第一下拉电源端和第二下拉电源端的信号的控制下，向第一下拉节点或第二下拉节点提供第一电源端或第二电源端的信号。

23、在一些可能的实现方式中，所述下拉子电路包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；

24、第八晶体管的控制极与第一下拉节点电连接，第八晶体管的第一极与上拉节点电连接，第八晶体管的第二极与第二电源端电连接；第九晶体管的控制极与第一下拉节点电连接，第九晶体管的第一极与级联信号端电连接，第九晶体管的第二极与第二电源端电连接；第十晶体管的控制极与第一下拉节点电连接，第十晶体管的第一极与信号输出端电连接，第十晶体管的第二极与第三电源端电连接；

25、第十一晶体管的控制极与第二下拉节点电连接，第十一晶体管的第一极与上拉节点电连接，第十一晶体管的第二极与第二电源端电连接；第十二晶体管的控制极与第二下拉节点电连接，第十二晶体管的第一极与级联信号端电连接，第十二晶体管的第二极与第二电源端电连接；第十三晶体管的控制极与第二下拉节点电连接，第十三晶体管的第一极与信号输出端电连接，第十三晶体管的第二极与第三电源端电连接。

26、在一些可能的实现方式中，所述节点控制子电路包括：第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管和第二十一晶体管；

27、第十四晶体管的控制极与第一下拉电源端电连接，第十四晶体管的第一极与第一电源端电连接，第十四晶体管的第二极与第一下拉节点电连接；第十五晶体管的控制极与第二下拉电源端电连接，第十五晶体管的第一极与第一下拉节点电连接，第十五晶体管的第二极与第二电源端电连接；第十六晶体管的控制极与上拉节点电连接，第十六晶体管的第一极与第一下拉节点电连接，第十六晶体管的第二极与第二电源端电连接；第十七晶体管的控制极与信号输入端电连接，第十七晶体管的第一极与第一下拉节点电连接，第十七晶体管的第二极与第二电源端电连接；

28、第十八晶体管的控制极与第二下拉电源端电连接，第十八晶体管的第一极与第一电源端电连接，第十八晶体管的第二极与第二下拉节点电连接；第十九晶体管的控制极与第一下拉电源端电连接，第十九晶体管的第一极与第二下拉节点电连接，第十九晶体管的第二极与第二电源端电连接；第二十晶体管的控制极与上拉节点电连接，第二十晶体管的第一极与第二下拉节点电连接，第二十晶体管的第二极与第二电源端电连接；第二十一晶体管的控制极与信号输入端电连接，第二十一晶体管的第一极与第二下拉节点电连接，第二十一晶体管的第二极与第二电源端电连接。

29、在一些可能的实现方式中，所述输出子电路包括：第一晶体管、第二晶体管和第一电容，所述节点维持子电路包括：第二电容，所述输入子电路包括：第三晶体管；

30、第一晶体管的控制极与上拉节点电连接，第一晶体管的第一极与第一时钟信号端电连接，第一晶体管的第二极与信号输出端电连接；

31、第二晶体管的控制极与上拉节点电连接，第二晶体管的第一极与第一时钟信号端电连接，第二晶体管的第二极与级联信号端电连接；

32、第三晶体管的控制极与信号输入端电连接，第三晶体管的第一极与第一电源端电连接，第三晶体管的第二极与上拉节点电连接；

33、第一电容包括第一极板和第二极板，第一电容的第一极板与上拉节点电连接，第一电容的第二极板与信号输出端电连接；

34、第二电容包括第一极板和第二极板，第二电容的第一极板与上拉节点电连接，第二电容的第二极板与第二时钟信号端电连接，所述第二电容的电容值等于所述第一晶体管的控制极与第一极之间的电容的电容值；

35、所述移位寄存器还包括：复位子电路、总复位子电路、下拉子电路和节点控制子电路，所述复位子电路包括：第四晶体管，所述总复位子电路包括：第五晶体管至第七晶体管，所述下拉子电路包括：第八晶体管至第十三晶体管，所述节点控制子电路包括：第十四晶体管至第二十一晶体管；

36、第四晶体管的控制极与复位信号端电连接，第四晶体管的第一极与上拉节点电连接，第四晶体管的第二极与第二电源端电连接；

37、第五晶体管的控制极与总复位信号端电连接，第五晶体管的第一极与上拉节点电连接，第五晶体管的第二极与第二电源端电连接；

38、第六晶体管的控制极与总复位信号端电连接，第六晶体管的第一极与级联信号端电连接，第六晶体管的第二极与第二电源端电连接；

39、第七晶体管的控制极与总复位信号端电连接，第七晶体管的第一极与信号输出端电连接，第七晶体管的第二极与第三电源端电连接；

40、第八晶体管的控制极与第一下拉节点电连接，第八晶体管的第一极与上拉节点电连接，第八晶体管的第二极与第二电源端电连接；

41、第九晶体管的控制极与第一下拉节点电连接，第九晶体管的第一极与级联信号端电连接，第九晶体管的第二极与第二电源端电连接；

42、第十晶体管的控制极与第一下拉节点电连接，第十晶体管的第一极与信号输出端电连接，第十晶体管的第二极与第三电源端电连接；

43、第十一晶体管的控制极与第二下拉节点电连接，第十一晶体管的第一极与上拉节点电连接，第十一晶体管的第二极与第二电源端电连接；

44、第十二晶体管的控制极与第二下拉节点电连接，第十二晶体管的第一极与级联信号端电连接，第十二晶体管的第二极与第二电源端电连接；

45、第十三晶体管的控制极与第二下拉节点电连接，第十三晶体管的第一极与信号输出端电连接，第十三晶体管的第二极与第三电源端电连接；

46、第十四晶体管的控制极与第一下拉电源端电连接，第十四晶体管的第一极与第一电源端电连接，第十四晶体管的第二极与第一下拉节点电连接；

47、第十五晶体管的控制极与第二下拉电源端电连接，第十五晶体管的第一极与第一下拉节点电连接，第十五晶体管的第二极与第二电源端电连接；

48、第十六晶体管的控制极与上拉节点电连接，第十六晶体管的第一极与第一下拉节点电连接，第十六晶体管的第二极与第二电源端电连接；

49、第十七晶体管的控制极与信号输入端电连接，第十七晶体管的第一极与第一下拉节点电连接，第十七晶体管的第二极与第二电源端电连接；

50、第十八晶体管的控制极与第二下拉电源端电连接，第十八晶体管的第一极与第一电源端电连接，第十八晶体管的第二极与第二下拉节点电连接；

51、第十九晶体管的控制极与第一下拉电源端电连接，第十九晶体管的第一极与第二下拉节点电连接，第十九晶体管的第二极与第二电源端电连接；

52、第二十晶体管的控制极与上拉节点电连接，第二十晶体管的第一极与第二下拉节点电连接，第二十晶体管的第二极与第二电源端电连接；

53、第二十一晶体管的控制极与信号输入端电连接，第二十一晶体管的第一极与第二下拉节点电连接，第二十一晶体管的第二极与第二电源端电连接。

54、在一些可能的实现方式中，第一晶体管至第二十一晶体管中的至少一个晶体管为n型晶体管。

55、本公开实施例还提供了一种栅极驱动电路，包括：多个级联的任一实施例所述的移位寄存器；

56、第一级移位寄存器连接的信号输入端为初始信号端，第i级移位寄存器的级联输出端与第i+1级移位寄存器的信号输入端电连接，1≤i≤m-1，m为移位寄存器的总级数。

57、本公开实施例还提供了一种显示装置，包括：基底、驱动结构层和任一实施例所述的栅极驱动电路，所述栅极驱动电路位于所述驱动结构层，栅极驱动电路中的至少一级移位寄存器包括至少一个晶体管，晶体管包括：有源图案、控制极、第一级和第二极；

58、所述驱动结构层包括：依次叠设在所述基底上的第一导电层、半导体层和第二导电层；

59、所述第一导电层包括：至少一个移位寄存器的至少一个晶体管的控制极；

60、所述半导体层包括：至少一个移位寄存器的至少一个晶体管的有源图案；

61、所述第二导电层包括：至少一个移位寄存器的至少一个晶体管的第一极和第二极。

62、本公开实施例还提供了一种移位寄存器的驱动方法，被配置为驱动任一实施例所述的移位寄存器，所述方法包括：

63、输入子电路在信号输入端的信号的控制下，向上拉节点提供第一电源端的信号；

64、输出子电路在上拉节点的信号的控制下，向级联信号端和信号输出端提供第一时钟信号端的信号；

65、节点维持子电路通过第二时钟信号端的信号带动上拉节点；

66、第一时钟信号端的信号和第二时钟信号端的信号互为反相信号。

67、在阅读并理解了附图和详细描述后，可以明白其他方面。