移位寄存器、栅极驱动电路及显示装置的制作方法

本公开属于显示，具体涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术：

1、随着增强现实技术(augmented deality，ar)和虚拟现实技术(virtual reality)的发展，显示产品的像素密度单位(pixels per inch,ppi)有了很大的提升。为了更好地适应高ppi和极窄边框的显示产品，需要goa电路面积进一步减小，而现有的goa电路中的薄膜晶体管(thin film transistor,tft)的宽长比比较大，信号数量多，降噪复杂。

2、基于上述问题，发明人提出了一种新型移位寄存器，其包括的tft数量少，且采用相同的宽长比设计，可以大幅降低tft的占用面积，从而减小移位寄存器的面积，除此之外，本公开中移位寄存器电路仅需上一行触发本行输出，不需要进行复位及复杂的降噪设计，简化了制作工艺，降低了不良率，增加了稳定性。

技术实现思路

1、本发明旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器、栅极驱动电路以及显示装置。

2、第一方面，本公开实施例提供了一种移位寄存器，其包括：预充子电路、存储子电路、占空比调节子电路、非门、至少一个输出子电路；所述输出子电路具有第一输入端、第二输入端、第三输入端和输出端；

3、所述预充子电路，被配置为响应于输入信号，将第一电平信号传输至第一节点；所述第一节点为所述预充子电路、所述存储子电路、所述占空比调节子电路和各所述输出子电路的所述第一输入端的连接节点；

4、所述占空比调节子电路，被配置为响应于所述第一节点的电压，将第一时钟信号传输至所述第一节点；

5、所述存储子电路，被配置为根据所述第一节点的电压和最后一个所述输出子电路的输出信号，控制所述占空比调节子电路的工作时长；

6、所述非门，被配置为响应于第一节点的电压，将所述第一电平信号或者第二电平信号传输至第三节点；所述输出子电路，被配置为响应于所述第一节点的电压和所述输入信号的电压，将第二时钟信号或者所述第二电平信号传输至所述输出子电路的输出端；或者，所述输出子电路，被配置为响应于所述第三节点的电压和所述输入信号的电压，将第二时钟信号或者所述第二电平信号传输至所述输出子电路的输出端；所述第三节点为各所述输出子电路的第三输入端的连接节点；

7、或者，

8、所述非门，被配置为响应于所述输入信号的电压，将所述第一电平信号或者第二电平信号传输至第二节点；所述输出子电路，被配置为响应于所述输入信号和所述第二节点的电压，将所述第二时钟信号或者所述第二电平信号传输至所述输出子电路的输出端；所述第二节点为各所述输出子电路的第二输入端的连接节点。

9、优选的是，所述预充子电路包括：第三晶体管；

10、所述第三晶体管的控制极连接信号输入端，第一极连接所述第一节点，第二极连接第一电平信号端。

11、优选的是，所述占空比调节子电路包括：第一晶体管和第二晶体管；

12、所述第一晶体管的控制极连接所述第一节点，第一极连接所述第一时钟信号端，第二极连接所述第二晶体管的第一极；

13、所述第二晶体管的控制极连接所述第一节点，第一极连接所述第一晶体管的第二极，第二极连接所述第一节点。

14、优选的是，所述存储子电路包括：存储电容；

15、所述存储电容的一极连接驱动下一级级联电路的输出子电路的输出信号端，另一极连接所述第一节点。

16、优选的是，所述非门包括：第四晶体管、第五晶体管、第六晶体管和第七晶体管。

17、优选的是，当所述非门被配置为响应于所述第一节点的电压时，

18、所述第四晶体管的控制极连接所述第一节点，第一极连接第二电平信号端，第二极连接所述第五晶体管的第一极；

19、所述第五晶体管的控制极和第二极均连接第一电平信号端；

20、所述第六晶体管的控制极连接第一节点，第一极连接第二电平信号端，第二极连接第二节点；

21、所述第七晶体管的控制极连接所述第四晶体管的第二极，第一极连接第二节点，第二极连接第一电平信号端。

22、优选的是，当所述非门被配置为响应于所述输入信号时，

23、所述第四晶体管的控制极和第一极均连接第三电平信号端，第二极连接所述第五晶体管的第一极；

24、所述第五晶体管的控制极连接信号输入端，第二极连接第二电平信号端；

25、所述第六晶体管的控制极连接所述第四晶体管的第二极，第一极连接所述第三电平信号端，第二极连接第三节点；

26、所述第七晶体管的控制极连接所述信号输入端，第一极连接所述第三节点，第二极连接所述第二电平信号端。

27、优选的是，所述输出子电路包括第一输出子电路和第二输出子电路；

28、所述移位寄存器包括至少一个所述第一输出子电路，和/或，至少一个所述第二输出子电路；

29、各所述输出子电路并联。

30、优选的是，所述第一输出子电路包括第八晶体管、第九晶体管和第十晶体管；

31、所述第八晶体管的控制极为所述第一输出子电路的第一输入端，所述第九晶体管的控制极为所述第一输出子电路的第二输入端，所述第十晶体管的控制极为所述第三输入端。

32、优选的是，当所述非门被配置为响应于所述第一节点的电压时，

33、所述第八晶体管的控制极连接第一节点，第一极连接第二时钟信号端，第二极连接所述第一输出子电路的信号输出端；

34、所述第九晶体管的控制极连接信号输入端，第一极连接所述第一输出子电路的信号输出端，第二极连接第二电平信号端；

35、所述第十晶体管的控制极连接第二节点，第一极连接所述第一输出子电路的信号输出端，第二极连接所述第二电平信号端。

36、优选的是，当所述非门被配置为响应于所述输入信号时，

37、所述第八晶体管的控制极连接第一节点，第一极连接第二时钟信号端，第二极连接所述第九晶体管的第一极；

38、所述第九晶体管的控制极连接第三节点，第一极连接所述第八晶体管的第二极，第二极连接所述第一输出子电路的信号输出端；

39、所述第十晶体管的控制极连接第四电平信号端，第一极连接所述第一输出子电路的信号输出端，第二极连接第二电平信号端。

40、优选的是，当所述输出子电路包括至少一个所述第二输出子电路时，所述第二输出子电路包括第十一晶体管、第十二晶体管和第十三晶体管；

41、所述第十一晶体管的控制极为所述第二输出子电路的第一输入端，所述第十二晶体管的控制极为所述第二输出子电路的第二输入端，所述第十三晶体管的控制极为所述第二输出子电路的第三输入端。

42、优选的是，当所述非门被配置为响应于所述第一节点的电压时，

43、所述第十一晶体管的控制极连接第一节点，第一极连接第二时钟信号端，第二极连接所述第一输出子电路的信号输出端；

44、所述第十二晶体管的控制极连接信号输入端，第一极连接所述第一输出子电路的信号输出端，第二极连接第二电平信号端；

45、所述第十三晶体管的控制极连接第二节点，第一极连接所述第一输出子电路的信号输出端，第二极连接所述第二电平信号端。

46、优选的是，当所述非门被配置为响应于所述输入信号时，

47、所述第十一晶体管的控制极连接第一节点，第一极连接第二时钟信号端，第二极连接所述第九晶体管的第一极；

48、所述第十二晶体管的控制极连接第三节点，第一极连接所述第八晶体管的第二极，第二极连接所述第一输出子电路的信号输出端；

49、所述第十三晶体管的控制极连接第四电平信号端，第一极连接所述第一输出子电路的信号输出端，第二极连接第二电平信号端。

50、优选的是，当所述输出子电路包括至少一个所述第一输出子电路和至少一个所述第二输出子电路时，所述第二输出子电路包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管和第十七晶体管；

51、所述第十一晶体管的控制极为所述第二输出子电路的第一输入端，所述第十二晶体管的控制极为所述第二输出子电路的第二输入端，所述第十三晶体管的控制极为所述第二输出子电路的第三输入端。

52、优选的是，当所述非门被配置为响应于第一节点的电压时，

53、所述第十一晶体管的控制极连接第一节点，第一极连接第二时钟信号端，第二极连接所述第十二晶体管的第一极；

54、所述第十二晶体管的控制极连接信号输入端，第二极连接第二电平信号端；

55、所述第十三晶体管的控制极连接第二节点，第一极连接所述第十二晶体管的第一极，第二极连接所述第二电平信号端；

56、所述第十四晶体管的控制极连接所述第十一晶体管的第二极，第一极连接所述第二电平信号端，第二极连接谢谢第十五晶体管的第一极；

57、所述第十五晶体管的控制极和第二极均连接所述第一电平信号端；

58、所述第十六晶体管的控制极连接所述第十四晶体管的控制极，第一极连接所述第二电平信号端，第二极连接所述第二输出子电路的信号输出端；

59、所述第十七晶体管的控制极连接所述第十四晶体管的第二极，第一极连接所述第二输出子电路的信号输出端，第二极连接所述第一电平信号端。

60、优选的是，当所述非门被配置为响应于输入信号时，

61、所述第十一晶体管的控制极连接第一节点，第一极连接第二时钟信号端，第二极连接所述第十二晶体管的第一极；

62、所述第十二晶体管的控制极连接第三节点，第二极连接所述第十三晶体管的第一极；

63、所述第十三晶体管的控制极连接第四电平信号端，第二极连接第二电平信号端；

64、所述第十四晶体管的控制极连接所述第十一晶体管的第二极，第一极连接所述第二电平信号端，第二极连接谢谢第十五晶体管的第一极；

65、所述第十五晶体管的控制极和第二极均连接所述第一电平信号端；

66、所述第十六晶体管的控制极连接所述第十四晶体管的控制极，第一极连接所述第二电平信号端，第二极连接所述第二输出子电路的信号输出端；

67、所述第十七晶体管的控制极连接所述第十四晶体管的第二极，第一极连接所述第二输出子电路的信号输出端，第二极连接所述第一电平信号端。

68、第二方面，本公开实施例提供了一种栅极驱动电路，其包括多组上述移位寄存器，其中，每组移位寄存器的数量为多个，且多个移位寄存器级联，每个移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端。

69、优选的是，其包括四个级联的所述移位寄存器。

70、第三方面，本公开实施例提供了一种显示装置，其包括如权利要求19中所述的栅极驱动电路，其中，所述显示装置还包括呈阵列排布的多个像素结构；

71、所述栅极驱动电路中的每个输出子电路电连接一个所述像素结构。