存储器的时钟架构及存储器的制作方法

本公开涉及半导体电路设计领域，特别涉及一种存储器的时钟架构及存储器。

背景技术：

1、对于lpddr5的存储器，在进行数据读出时，基于读时钟rdqs_t以及rdqs_c双边沿采样以完成数据读出；在进行数据写入时，基于写时钟wck_t以及wcl_c双边沿采样以完成数据写入；在进行命令/地址信号ca输入时，基于地址/命令时钟ck_t以及ck_c双边沿一样以完成命令/地址信号的输入控制。

2、在一个例子中，对于8引脚4通道的lpddr5存储器，以存储模式下读写6400mbps数据速率为例示例，数据速率6400mbps即存储器的数据输入/输出总线上传输的数据dq速率约为6400mbps；数据由双边沿时钟采样，即读时钟rdqs_t以及rdqs_c和写时钟wck_t以及wcl_c的频率约为3200mhz；lpddr5在高速数据传输过程中，读时钟rdqs_t以及rdqs_c和写时钟wck_t以及wcl_c的频率约地址/命令时钟ck_t以及ck_c频率的4倍，即地址/命令时钟ck_t以及ck_c频率约为800mhz；地址/命令信号ca同样为双边沿采样，即地址/命令信号的数据速率约为1600mbps。

3、由上述举例可知，lpdddr5通过双边沿采样地址/命令信号以及读写数据，可以以较小的时钟频率进行高速数据的处理，提高了存储器的数据存储速度；然而，基于双边沿采样的数据模式，时钟信号的占空比变化对读操作和写操作的眼图的影响较大，需要额外调节时钟信号的占空比，以稳定各时钟信号的占空比；另外，在这种采样模式下，还需进行读时钟rdqs_t和rdqs_c的同步、写时钟wck_t和wcl_c的同步以及地址/命令时钟ck_t和ck_c的同步，在一定程度上，影响了后续对存储器读写速率的提升。

技术实现思路

1、本公开实施例提供一种存储器的时钟架构及存储器，通过低速时钟信号完成高速数据处理的同时，避免时钟信号的同步以及占空比对存储器读写的影响。

2、本公开一实施例提供了一种数据存取校验方法，包括：片上系统，被配置为，产生频率和幅值相同的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号；其中，第一振荡信号和第二振荡信号的相位相差90°，第一振荡信号和第三振荡信号的相位相差180°，第一振荡信号和第四振荡信号的相位相差270°；存储芯片，被配置为，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的信号沿输出数据信号，存储芯片还被配置为，基于第一振荡信号和第三振荡信号的信号沿输出命令/地址信号；所述信号沿为上升沿或下降沿。

3、本实施例通过片上系统产生四相位的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号，假设第一振荡信号的频率约为1600mhzs，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号采样后获取的数据速率约为6400mbps，地址/命令信号基于第一振荡信号和第三振荡信号采样后，获取的地址/命令信号的速率约为3200mbps，实现了以较低频率的时钟信号进行高速数据的处理；另外，由于数据仅基于上升沿和下降沿的其中一者进行采样，时钟信号的占空比对读操作和写操作的眼图影响较小，且无需在进行时钟信号的同步，有利于后续对存储器读写速率的提升。

4、另外，片上系统，包括：振荡产生单元，用于产生初始振荡信号；信号产生模块，连接振荡产生单元，被配置为，基于初始振荡信号，产生第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号。

5、另外，信号产生模块，包括：鉴相器，被配置为，检测初始振荡信号和压控振荡器的输出信号的相位差，并将相位差转换为初始电压信号输出；低通滤波器，连接鉴相器，被配置为，对初始电压信号滤波以生成控制电压信号；压控振荡器，连接低通滤波器，被配置为，基于控制电压信号，调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率；反馈分频器，连接压控振荡器和鉴相器，被配置为，将第一振荡信号的频率调节n倍后输入鉴相器，n为正数。

6、另外，压控振荡器，包括：第一反相器，输入端连接第四反相器的输出端，输出端连接第二反相器的输入端；第二反相器的输入端用于输出第三振荡信号和第四振荡信号的其中一者，输出端用于输出第一振荡信号和第二振荡信号的其中一者；第三反相器，输入端连接第二反相器的输出端，输出端连接第四反相器的输入端；第四反相器的输入端用于输出第三振荡信号和第四振荡信号的另外一者，输出端用于输出第一振荡信号和第二振荡信号的另外一者；第五反相器，输入端连接第四反相器的输出端，输出端连接第二反相器的输入端；第六反相器，输入端连接第二反相器的输出端，输出端连接第四反相器的输入端；第七反相器，输入端连接第三反相器的输出端，输出端连接第一反相器的输入端；第八反相器，输入端连接第一反相器的输出端，输出端连接第三反相器的输入端。

7、另外，片上系统，还包括：第一分频器，连接信号产生模块，被配置为，将初始振荡信号的频率调节r倍后输入信号产生模块，r为正数。通过设置第一分频器，使得生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率为初始振荡信号的n/r倍，以灵活调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率。

8、另外，片上系统，还包括：第二分频器，连接信号产生模块，被配置为，将第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率调节o倍后输出，o为正数。通过设置第二分频器，使得生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率为初始振荡信号的n/o倍，以灵活调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率。

9、另外，存储芯片，包括：信号转换模块，被配置为，调节第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的幅值，以生成相应的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；第一控制模块，连接信号转换模块，被配置为，基于第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的信号沿，采样初始数据信号，以输出数据信号。第二控制信号，连接信号转换模块，被配置为，基于第一时钟信号和第三时钟信号的信号沿，采样初始命令/地址信号，以输出命令/地址信号。

10、另外，信号转换模块，包括：第一驱动器，被配置为，基于第一振荡信号和第三振荡信号产生第一时钟信号和第三时钟信号；第二驱动器，被配置为，基于第二振荡信号和第四振荡信号产生第二时钟信号和第四时钟信号。通过差分输入的方式生成的第一时钟信号和第三时钟信号的更加准确，从而准确控制存储芯片对于数据信号以及命令/地址信号的生成。

11、另外，第一驱动器，包括：第一p型晶体管，栅极用于接收第三振荡信号，源极连接第三开关晶体管的漏极，漏极连接第一n型晶体管的漏极；第二p型晶体管，栅极用于接收第一振荡信号，源极连接第三开关晶体管的漏极，漏极连接第二n型晶体管的漏极；第一n型晶体管的栅极连接第四开关晶体管的漏极，且连接第一p型晶体管的漏极，源极接地；第二n型晶体管的栅极连接第四开关晶体管的漏极，源极接地，漏极连接输出传输线；第三开关晶体管的栅极用于接收使能信号，源极用于接收电源电压；第四开关晶体管的栅极用于接收使能信号，源极接地；输出传输线用于输出第三时钟信号，且输出传输线通过输出反相器输出第一时钟信号。

12、另外，第一驱动器，还包括：第一开关晶体管，栅极用于接收使能信号，源极用于接收电源电压，漏极连接第一调整晶体管的源极；第一调整晶体管的栅极用于接收第一调整信号，漏极连接第三开关晶体管的漏极；第二开关晶体管，栅极用于接收使能信号，源极用于接收电源电压，漏极连接第二调整晶体管的源极；第二调整晶体管的栅极用于接收第二调整信号，漏极连接第三开关晶体管的漏极。通过第一开关晶体管、第二开关晶体管、第一调整晶体管和第二调整晶体管的协调控制，以增大第一p型晶体管和第二p型晶体管的源极电压，从而改变生成的第一时钟信号和第三时钟信号的幅值。

13、另外，第一驱动器，还包括：第一复位晶体管，栅极用于接收第一复位信号，源极用于接收电源电压，漏极连接输出传输线；第二复位晶体管，栅极用于接收第二复位信号，源极接地，漏极连接输出传输线。

14、另外，信号转换模块，包括：第一驱动器，被配置为，基于第一振荡信号产生第一时钟信号；第二驱动器，被配置为，基于第二振荡信号产生第二时钟信号；第三驱动器，被配置为，基于第三振荡信号产生第三时钟信号；第四驱动器，被配置为，基于第四振荡信号产生第四时钟信号。

15、另外，第一控制模块，包括：第一数据模块，用于接收初始数据信号、第一参考信号和第一时钟信号，被配置为，基于第一时钟信号的信号沿，比较初始数据信号和第一参考信号，以生成数据信号；第二数据模块，用于接收初始数据信号、第一参考信号和第二时钟信号，被配置为，基于第二时钟信号的信号沿，比较初始数据信号和第一参考信号，以生成数据信号；第三数据模块，用于接收初始数据信号、第一参考信号和第三时钟信号，被配置为，基于第三时钟信号的信号沿，比较初始数据信号和第一参考信号，以生成数据信号；第四数据模块，用于接收初始数据信号、第一参考信号和第四时钟信号，被配置为，基于第四时钟信号的信号沿，比较初始数据信号和第一参考信号，以生成数据信号。

16、另外，第二控制模块，包括：第一命令/地址模块，用于接收初始命令/地址信号、第二参考信号和第一时钟信号，被配置为，基于第一时钟信号的信号沿，比较初始命令/地址信号和第二参考信号，以生成命令/地址信号；第二命令/地址模块，用于接收初始命令/地址信号、第二参考信号和第三时钟信号，被配置为，基于第三时钟信号的信号沿，比较初始命令/地址信号和第二参考信号，以生成命令/地址信号。

17、本公开又一实施例还提供了一种存储器，基于上述实施例提供的存储器时钟结构构建，以输出数据信号以及命令/地址信号，通过低速时钟信号完成高速数据处理的同时，避免时钟信号的同步以及占空比对存储器读写的影响。