可配置多比特的存算一体阵列、存算一体芯片及电子设备

本发明实施例涉及集成电路，尤其涉及一种可配置多比特的存算一体阵列、存算一体芯片及电子设备。

背景技术：

1、在后摩尔时代，由于数据密集型应用的爆炸式增长，传统的冯·诺伊曼体系结构中存储与计算的分离的结构导致数据存取开销远超数据处理开销，带来“存储墙”和功耗瓶颈。近年来，存内计算(cim)是一项能够打破“存储墙”的新兴技术。所谓的cim是指将存储与计算结合，从而减少了处理单元和存算单元之间频繁的数据传输导致的功耗开销。

2、到目前为止，由于存内计算的发展前景，几乎所有种类的内存介质都被用于cim研究，包括flash、dram、sram、rram、mram、pcm、feram等。磁阻随机存取存储器(magnetoresistive random access memory，mram)是一种非易失存储器件，具有优越的读写速度特性和可靠性，在cim研究中具有广阔的应用前景。然而，现有技术中，特别是基于串联阵列的mramcim芯片，通常仅支持二值神经网络，这限制了它的适用性。

技术实现思路

1、本发明提供一种可配置多比特的存算一体阵列、存算一体芯片及电子设备，实现存算一体芯片的0，1之间的乘法逻辑的补充，实现多比特计算。

2、第一方面，本发明提供一种可配置多比特的存算一体阵列，包括：多个存算单元、输入信号单元、位线和数据输出单元；

3、所述存算单元阵列排布，每列的所述存算单元串联连接；每列首个所述存算单元的第一端与所述位线连接；所述位线用于输入参考电压信号；

4、同一行中的所述存算单元的信号输入端与对应当前行的所述输入信号单元的信号输出端连接；所述输入信号单元用于向每行所述存算单元的输出低电平数据信号或高电平数据信号；

5、所述数据输出单元与每列末尾所述存算单元的第二端连接；所述数据输出单元用于对每列所述存算单元的输出信号进行后处理运算；

6、其中，所述存算单元被配置为低阻态权重结构或高阻态权重结构；当所述存算单元被配置为所述低阻态权重结构，所述存算单元的信号输入端接收到所述低电平数据信号或所述高电平数据信号时，所述存算单元的输出均为低阻态；当所述存算单元被配置为所述高阻态权重结构时，若所述存算单元的信号输入端接收到所述低电平数据信号，则所述存算单元输出为低阻态，若所述存算单元的信号输入端接收到所述高电平数据信号，则所述存算单元输出为高阻态。

7、可选的，所述低阻态权重结构包括第一权重单元、第二权重单元、第一开关单元和第二开关单元；所述第一权重单元被配置为低阻态，所述第二权重单元被配置为低阻态；

8、所述第一权重单元的第一端作为所述存算单元的第一端，所述第一权重单元的第二端与所述第一开关单元的第一端连接，所述第一开关单元的第二端作为所述存算单元的第二端；所述第一开关单元的控制端与所述输入信号单元的信号输出端连接；所述第一开关单元用于根据所述低电平数据信号为截止状态，根据所述高电平数据信号为导通状态；

9、所述第二权重单元的第一端与所述第一权重单元的第一端连接，所述第二权重单元的第二端与所述第二开关单元的第一端连接，所述第二开关单元的第二端与所述第一开关单元的第二端连接；所述第二开关单元的控制端与所述输入信号单元的信号输出端连接；所述第二开关单元用于根据所述低电平数据信号为导通状态，根据所述高电平数据信号为截止状态。

10、可选的，所述高阻态权重结构包括第三权重单元、第四权重单元、第三开关单元和第四开关单元；所述第三权重单元被配置为高阻态，所述第四权重单元被配置为低阻态；

11、所述第三权重单元的第一端作为所述存算单元的第一端，所述第三权重单元的第二端与所述第三开关单元的第一端连接，所述第三开关单元的第二端作为所述存算单元的第二端连接；所述第三开关单元的控制端与所述输入信号单元的信号输出端连接；所述第三开关单元用于根据所述低电平数据信号为截止状态，根据所述高电平数据信号为导通状态；

12、所述第四权重单元的第一端与所述第三权重单元的第一端连接，所述第四权重单元的第二端与所述第四开关单元的第一端连接，所述第四开关单元的第二端与所述第三开关单元的第二端连接；所述第四开关单元的控制端与所述输入信号单元的信号输出端连接；所述第四开关单元用于根据所述低电平数据信号为导通状态，根据所述高电平数据信号为截止状态。

13、可选的，所述第一开关单元和所述第三开关单元为nmos开关管；所述第二开关单元和所述第四开关单元为pmos开关管。

14、可选的，对应每一行的所述输入信号单元的信号输出端包括第一输出端和第二输出端；所述第一输出端输出低电平数据，所述第二输出端输出高电平数据形成所述低电平数据信号；所述第一输出端输出高电平数据，所述第二输出端输出低电平数据形成所述高电平数据信号；

15、所述低阻态权重结构包括第一权重单元、第二权重单元和第一开关单元和第二开关单元；所述第一权重单元被配置为低阻态，所述第二权重单元被配置为低阻态；

16、所述第一权重单元的第一端作为所述存算单元的第一端连接，所述第一权重单元的第二端与所述第一开关单元的第一端连接，所述第一开关单元的第二端作为所述存算单元的第二端；所述第一开关单元的控制端与所述第一输出端连接；

17、所述第二权重单元的第一端与所述第一权重单元的第一端连接，所述第二权重单元的第二端与所述第二开关单元的第一端连接，所述第二开关单元的第二端与所述第一开关单元的第二端连接；所述第二开关单元的控制端与所述第二输出端连接；

18、所述第一开关单元用于根据所述低电平数据为截止状态，根据所述高电平数据为导通状态；所述第二开关单元用于根据所述低电平数据为截止状态，根据所述高电平数据为导通状态。

19、可选的，所述高阻态权重结构包括第三权重单元、第四权重单元和第三开关单元和第四开关单元；所述第三权重单元被配置为高阻态，所述第四权重单元被配置为低阻态；

20、所述第三权重单元的第一端作为所述存算单元的第一端，所述第三权重单元的第二端与所述第三开关单元的第一端连接，所述第三开关单元的第二端作为所述存算单元的第二端；所述第三开关单元的控制端与所述第一输出端连接；

21、所述第四权重单元的第一端与所述第三权重单元的第一端连接，所述第四权重单元的第二端与所述第四开关单元的第一端连接，所述第四开关单元的第二端与所述第三开关单元的第二端连接；所述第四开关单元的控制端与所述第二输出端连接；

22、所述第三开关单元用于根据所述低电平数据为截止状态，根据所述高电平数据为导通状态；所述第四开关单元用于根据所述低电平数据为截止状态，根据所述高电平数据为导通状态。

23、可选的，所述第一开关单元、所述第二开关单元、所述第三开关单元和所述第四开关单元均为nmos开关管。

24、可选的，所述第一权重单元、所述第二权重单元、所述第四权重单元和所述第三权重单元为磁阻随机存取存储器。

25、第二方面，本发明提供一种存算一体芯片，包括本发明任意实施例所述的可配置多比特的存算一体阵列。

26、第三方面，本发明一种电子设备，包括本发明任意实施例所述的存算一体芯片。

27、本发明实施例提供的技术方案，通过存算单元阵列排布，每列串联连接多个存算单元，多列的存算单元构成存算一体阵列，每个存算单元被配置为低阻态权重结构或高阻态权重结构，每一行的存算单元接入输入信号单元，输入信号单元向每行的存算单元发送低电平数据信号或高电平数据信号，当存算单元被配置为低阻态权重结构时，存算单元的输入为低电平数据信号(对应0)或高电平数据信号(对应1)，输出均为低阻态rl(对应0)；当存算单元被配置为高阻态权重结构时，存算单元的输入为低电平数据信号(对应0)，输出为高阻态rh(对应1)；输入为高电平数据信号(对应1)，输出为高阻态rh(对应1)，从而实现0，1之间的乘法逻辑，实现多比特计算。由于每列的存算单元之间串联连接，数据输出单元可以根据每列的输出端的电阻、电流等参数映射得到每列的输出结果，对输出结果进行后处理运算得到最终的输出数据。