存算一体阵列和存算一体装置

本公开的实施例涉及一种存算一体阵列和存算一体装置。

背景技术：

1、传统冯·诺伊曼结构中的“存储墙”问题已经成为系统性能的瓶颈，表现为访问延迟、带宽限制和传输能耗的限制。为了克服这些限制，基于非易失性存储器的存算一体技术应运而生，这种技术将存储和计算结合在一起，使得在计算过程中可以直接访问存储数据，从而提高了系统的算力和能效。

技术实现思路

1、本公开至少一实施例提供一种存算一体阵列，所述存算一体阵列包括：忆阻器阵列，包括m行n列忆阻器单元，其中，每个忆阻器单元包括彼此电连接开关元件和忆阻器；m条沿行方向延伸且分别用于一行忆阻器单元的字线；以及多个选通模块，配置为接收第一控制信号且根据所述第一控制信号进行开关操作；其中，同一行中相邻的v个忆阻器单元被分为一组，同一组中v个忆阻器单元的开关元件的栅极通过连接线彼此电连接，并且通过同一个选通模块连接到对应的字线上，m、n和v为正整数。

2、例如，本公开至少一实施例提供的存算一体阵列还包括：m条沿所述行方向延伸且分别用于一行忆阻器单元的源线和n条沿列方向延伸且分别用于一列忆阻器单元的位线，或者，m条沿所述行方向延伸且分别用于一行忆阻器单元的位线和n条沿所述列方向延伸且分别用于一列忆阻器单元的源线。

3、例如，在本公开至少一实施例提供的存算一体阵列中，所述多个选通模块的每个被配置为实现二选一功能，以根据接收的所述第一控制信号将所述连接线连接到对应的字线或连接到控制电压端。

4、例如，在本公开至少一实施例提供的存算一体阵列中，所述多个选通模块的每个包括第一开关和第二开关，其中，所述第一开关连接在对应的连接线与对应的字线之间以根据所述第一控制信号开启或截止，所述第二开关连接在对应的连接线与所述控制电压端之间以根据所述第一控制信号开启或截止，其中，所述第一开关的开关状态和所述第二开关的开关状态根据所述第一控制信号彼此相反。

5、例如，本公开至少一实施例提供的存算一体阵列还包括：输入模块，配置为提供多个待处理信号至所述忆阻器阵列，且通过所述位线与所述忆阻器阵列连接；分组地址输入模块，配置为输出所述第一控制信号至所述多个选通模块；字线控制模块，配置为与所述字线连接且驱动所述字线；以及源线控制模块，配置为与所述源线连接且驱动所述源线。

6、例如，在本公开至少一实施例提供的存算一体阵列中，所述输入模块包括：信号获取模块，配置为接收待处理数据，并且将所述待处理数据转换为多个待处理信号；缓冲模块，包括第一级缓冲器和第二级缓冲器，其中，所述第一级缓冲器被配置为对所述多个待处理信号执行第一驱动能力增强操作，所述第二级缓冲器被配置为在所述第一驱动能力增强操作处理后的多个待处理信号中选择至少一个执行第二驱动能力增强操作。

7、例如，在本公开至少一实施例提供的存算一体阵列中，所述第一级缓冲器包括多个第一单位增益负反馈放大器电路；所述第二级缓冲器包括多个多路选择器和多个第二单位增益负反馈放大器电路；其中，每个多路选择器与所述多个第一单位增益负反馈放大器电路的输出端电连接，以接收在所述第一驱动能力增强操作处理后的多个待处理信号和第二控制信号，且根据所述第二控制信号在所述第一驱动能力增强操作处理后的多个待处理信号中选择一个输出至对应连接的第二单位增益负反馈放大器电路，以执行所述第二驱动能力增强操作。

8、例如，在本公开至少一实施例提供的存算一体阵列中，所述第二单位增益负反馈放大器电路包括差分放大器电路和与所述差分放大器电路连接的ab类输出级电路，其中，所述差分放大器电路被配置为接收对应连接的多路择器输出的在所述第一驱动能力增强操作处理后的待处理信号和反馈回来所述第二级缓冲器的ab类输出级电路的输出信号。

9、例如，在本公开至少一实施例提供的存算一体阵列中，所述差分放大器电路为五管差分放大器电路。

10、本公开至少一实施例还提供一种存算一体装置，所述一种存算一体装置包括本公开任一实施例提供的存算一体阵列。

技术特征：

1.一种存算一体阵列，包括：

2.如权利要求1所述的存算一体阵列，还包括；

3.如权利要求1或2所述的存算一体阵列，其中，所述多个选通模块的每个被配置为实现二选一功能，以根据接收的所述第一控制信号将所述连接线连接到对应的字线或连接到控制电压端。

4.如权利要求3所述的存算一体阵列，其中，所述多个选通模块的每个包括第一开关和第二开关，其中，

5.如权利要求2所述的存算一体阵列，还包括：

6.如权利要求5所述的存算一体阵列，其中，所述输入模块包括：

7.如权利要求6所述的存算一体阵列，其中，所述第一级缓冲器包括多个第一单位增益负反馈放大器电路；

8.如权利要求7所述的存算一体阵列，其中，所述第二单位增益负反馈放大器电路包括差分放大器电路和与所述差分放大器电路连接的ab类输出级电路，其中，

9.如权利要求8所述的存算一体阵列，其中，所述差分放大器电路为五管差分放大器电路。

10.一种存算一体装置，包括如权利要求1-9任一所述的存算一体阵列。

技术总结本公开实施例提供了一种存算一体阵列和存算一体装置。该存算一体阵列包括忆阻器阵列、m条字线和多个选通模块。忆阻器阵列包括m行n列忆阻器单元，且每个忆阻器单元包括彼此电连接开关元件和忆阻器。m条字线沿行方向延伸且分别用于一行忆阻器单元。多个选通模块接收第一控制信号且根据第一控制信号进行开关操作。同一行中相邻的v个忆阻器单元被分为一组，同一组中v个忆阻器单元的开关元件的栅极通过连接线彼此电连接，并且通过同一个选通模块连接到对应的字线上，其中，m、n和v为正整数。该存算一体阵列可以彻底关闭不参与计算的权重单元，进而降低大规模阵列下的漏电流。技术研发人员：吴华强,刘思琪,姚鹏,伍冬,高滨,钱鹤受保护的技术使用者：清华大学技术研发日：技术公布日：2024/4/24