发送器、存储器件和包括该发送器的半导体器件的制作方法

公开了发送器、存储器件和包括该发送器的半导体器件。

背景技术：

1、诸如低功率双倍数据速率(lpddr)同步动态随机存取存储器(sdram)器件之类的存储器件可以通常用在诸如智能电话、平板个人计算机(pc)和超极本之类的各种各样电子装置中。

技术实现思路

1、实施例涉及一种发送器，所述发送器被配置为并行地接收第一数据至第n数据并且响应于相位彼此不同的第一时钟信号至第n时钟信号来顺序地输出所述第一数据至所述第n数据，其中n是至少为2的整数，所述发送器包括：第一数据选择器至第n数据选择器，所述第一数据选择器至所述第n数据选择器包括与所述第一数据至所述第n数据对应的第一数据选择器和第二数据选择器，所述第一数据选择器至所述第n数据选择器中的每一者被配置为：对所述第一数据至所述第n数据中的一者和所述第一时钟信号至所述第n时钟信号执行逻辑运算并且输出多个数据选择信号；第一前置驱动器，所述第一前置驱动器与所述第一数据选择器至所述第n数据选择器当中的至少两个数据选择器对应，所述第一前置驱动器被配置为：从所述至少两个数据选择器接收所述多个数据选择信号，并且通过对所述多个数据选择信号执行逻辑运算来输出第一上拉信号和第一下拉信号；以及第一驱动器，所述第一驱动器与所述第一前置驱动器对应，所述第一驱动器被配置为：响应于所述第一上拉信号和所述第一下拉信号来顺序地输出至少两条数据。

2、实施例涉及一种存储器件，所述存储器件包括：存储单元阵列，所述存储单元阵列存储数据；多相时钟生成器，所述多相时钟生成器被配置为：生成与所述数据的发送或接收相关的第一时钟信号至第四时钟信号，所述第一时钟信号至所述第四时钟信号彼此的相位差为90度；以及发送器，所述发送器被配置为：响应于所述第一时钟信号至所述第四时钟信号来将所述数据输出到外部装置，其中，所述发送器包括：第一数据选择器至第四数据选择器，所述第一数据选择器至所述第四数据选择器与第一数据至第四数据对应，所述第一数据选择器至所述第四数据选择器中的每一者被配置为：对所述第一数据至所述第四数据中的一者和所述第一时钟信号至所述第四时钟信号执行逻辑运算并且输出多个数据选择信号；第一前置驱动器，所述第一前置驱动器与所述第一数据选择器和所述第二数据选择器对应，所述第一前置驱动器被配置为：接收与所述第一数据和所述第二数据相关的数据选择信号，并且通过对所述数据选择信号执行逻辑运算来输出第一上拉信号和第一下拉信号；以及第一驱动器，所述第一驱动器与所述第一前置驱动器对应，所述第一驱动器被配置为：响应于所述第一上拉信号和所述第一下拉信号来顺序地输出所述第一数据和所述第二数据。

3、实施例涉及一种半导体器件，所述半导体器件包括：接口电路，所述接口电路被配置为与外部装置传送数据；以及多相时钟生成器，所述多相时钟生成器被配置为：生成与所述数据的发送或接收相关的第一时钟信号至第n时钟信号，所述第一时钟信号至所述第n时钟信号具有彼此不同的相位，其中n是至少为2的整数，其中，所述接口电路包括与多个数据通道中的一个数据通道对应的发送器，并且所述发送器包括：第一数据选择器至第n数据选择器，所述第一数据选择器至所述第n数据选择器与第一数据至第n数据对应，所述第一数据选择器至所述第n数据选择器中的每一者被配置为：对所述第一数据至所述第n数据中的一者和所述第一时钟信号至所述第n时钟信号执行逻辑运算并且输出多个数据选择信号；前置驱动器，所述前置驱动器与所述第一数据选择器至所述第n数据选择器当中的第一数据选择器至第m数据选择器对应，所述前置驱动器被配置为：从所述第一数据选择器至所述第m数据选择器接收所述多个数据选择信号，并且通过对所述多个数据选择信号执行逻辑运算来输出上拉信号和下拉信号，其中，m是大于或等于2且小于m的整数；以及驱动器，所述驱动器与所述前置驱动器对应，所述驱动器被配置为：响应于所述上拉信号和所述下拉信号，在所述第一时钟信号至所述第m时钟信号的边沿定时处顺序地输出所述第一数据至所述第m数据。

技术特征：

1.一种发送器，所述发送器被配置为并行地接收第一数据至第n数据，并且响应于相位彼此不同的第一时钟信号至第n时钟信号来顺序地输出所述第一数据至所述第n数据，其中n是至少为2的整数，所述发送器包括：

2.根据权利要求1所述的发送器，其中：

3.根据权利要求1所述的发送器，其中：

4.根据权利要求3所述的发送器，其中，当通过所述上拉路径发送的所述第一组所述多个数据选择信号切换时，通过所述下拉路径发送的所述第二组所述多个数据选择信号不切换。

5.根据权利要求1所述的发送器，其中：

6.根据权利要求1所述的发送器，其中：

7.根据权利要求6所述的发送器，其中：

8.根据权利要求1所述的发送器，其中，所述第一前置驱动器是与所述第一数据选择器和所述第二数据选择器对应设置的，并且所述第一前置驱动器包括：

9.根据权利要求8所述的发送器，其中，所述第一驱动器进一步被配置为：响应于所述第一上拉信号和所述第一下拉信号，在所述第一时钟信号的边沿定时处输出所述第一数据并且在所述第二时钟信号的边沿定时处输出所述第二数据。

10.根据权利要求8所述的发送器，其中：

11.根据权利要求10所述的发送器，所述发送器还包括：

12.根据权利要求11所述的发送器，其中，所述第二前置驱动器包括：

13.一种存储器件，所述存储器件包括：

14.根据权利要求13所述的存储器件，所述存储器件还包括：

15.根据权利要求13所述的存储器件，其中：

16.根据权利要求15所述的存储器件，其中，所述第一前置驱动器包括：

17.根据权利要求16所述的存储器件，其中，所述第一驱动器进一步被配置为：响应于所述第一上拉信号和所述第一下拉信号，在所述第一时钟信号的边沿定时处输出所述第一数据并且在所述第二时钟信号的边沿定时处输出所述第二数据。

18.一种半导体器件，所述半导体器件包括：

19.根据权利要求18所述的半导体器件，所述半导体器件还包括存储控制器，所述存储控制器被配置为：控制外部存储器的存储操作，其中，所述存储控制器进一步被配置为：通过所述多个数据通道中的一个数据通道来将所述第一数据至所述第m数据顺序地输出到所述外部存储器。

20.根据权利要求18所述的半导体器件，其中，在来自所述第一数据选择器至所述第n数据选择器中的一个数据选择器的所述多个数据选择信号当中，通过上拉路径和下拉路径中的一者提供的数据选择信号切换，并且通过所述上拉路径和所述下拉路径中的另一者提供的数据选择信号不切换。

技术总结提供了发送器、存储器件和包括该发送器的半导体器件。发送器被配置为并行地接收第一数据至第N数据并且响应于相位彼此不同的第一时钟信号至第N时钟信号来顺序地输出第一数据至第N数据，其中N是至少为2的整数，发送器包括：第一数据选择器至第N数据选择器，包括与第一数据至第N数据对应的第一数据选择器和第二数据选择器，第一数据选择器至第N数据选择器中的每一者被配置为：对第一数据至第N数据中的一者和第一时钟信号至第N时钟信号执行逻辑运算并且输出多个数据选择信号；第一前置驱动器，与第一数据选择器至第N数据选择器当中的至少两个数据选择器对应，第一前置驱动器被配置为：从至少两个数据选择器接收多个数据选择信号。技术研发人员：朴儁容,金佳览,金周焕,卞辰瑫,申殷昔,赵泫润,崔桢焕受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/6/23