存储器、驱动方法、存储系统及电子设备与流程

本公开涉及半导体芯片存储，尤其涉及一种存储器、驱动方法、存储系统及电子设备。

背景技术：

1、存储器中设置有外围电路和存储阵列，存储阵列中包括多条字线(wordline，简称为wl)，每条字线上耦合有存储单元，通过对存储阵列中的存储单元进行编程操作，可实现读取数据、写入数据以及刷新数据等操作。

2、一种存储器的应用方式为：在进行编程操作前，通过外围电路对字线进行预充电(precharge)。而在完成编程操作后，对字线进行放电(discharge)。但该放电操作存在放电速度过慢的问题。

技术实现思路

1、本公开的实施例提供一种存储器、驱动方法、存储系统及电子设备，旨在解决存储器的存储阵列中的字线放电速度慢的问题。

2、为达到上述目的，本公开的实施例采用如下技术方案：

3、第一方面，提供一种存储器。该存储器包括存储阵列和外围电路。该存储阵列包括存储阵列块，每个存储阵列块包括多条字线、多条位线(bitline，简称为bl)和多个存储单元(cell)。该外围电路包括行地址译码电路、多个放电电路、多个充电电路、驱动器、中继器、列地址译码电路、读出放大器。行地址译码电路分别与充电电路和驱动器耦合，驱动器与中继器耦合，中继器与放电电路耦合；每个放电电路和每个充电电路分别与存储阵列块中对应的字线耦合。列地址译码电路和读出放大器分别与位线耦合。

4、在本公开的上述实施例中，中继器接收驱动器输出的第一控制信号，并受控于第一控制信号向放电电路输出第二控制信号，由第二控制信号控制放电电路对字线进行放电。在本公开的实施例中，驱动器不再直接对放电电路进行直接驱动，第一控制信号用于触发中继器，然后由触发的中继器再对放电电路进行驱动。在这种实施方式下，对驱动器的驱动能力的要求降低。同时，驱动器输出第一控制信号到中继器后，第一控制信号经过了一定长度的布局金属线达到中继器，此时经过中继器输出的第二控制信号只需要经过剩下一段距离的布局金属线即可到达放电电路并对放电电路进行驱动。因布局金属线存在一定负载，故布局金属线的长度越长，对所传输的控制信号造成的损耗也会越大。相比于驱动器输出第一控制信号至放电电路，并以第一控制信号驱动放电电路的方式，在采用中继器输出第二控制信号来驱动放电电路的方式中，因中继器距离放电电路更近，第二控制信号经过布局金属线传输的距离更短，则布局金属线对第二控制信号的损耗更低，从而提高了放电电路受驱动正常进行放电工作的速度。除此以外，由于增加了中继器，在实际的芯片走线布局设计中，可以根据驱动器和中继器的位置设计第一控制信号所经过的布局金属线，以及根据中继器和放电电路的位置设计第二控制信号所经过的布局金属线，因此相比于直接通过驱动器输出第一控制信号到放电电路的应用方式中，根据驱动器和放电电路的较大距离设计第一控制信号所经过的布局金属线的方案，本公开实施例中的布局金属线的设计更加简便，第二控制信号所经过的布局金属线可以设计得短一些，进而再一步地提高了放电电路的放电速度。

5、在一些实施例中，中继器包括第一晶体管和第一电压端；第一晶体管的栅极与中继器的受控端耦合；第一晶体管的第一极与第一电压端耦合；第一电压端用于输入第二控制信号；第一晶体管的第二极与中继器的输出端耦合。

6、在本公开的上述实施例中，驱动器向中继器的受控端输出第一控制信号，第一控制信号使得第一晶体管导通。第一晶体管的第一极耦合至第一电压端，以输入第二控制信号，导通后的第一晶体管将第一极输入的第二控制信号通过第二晶体管的第二极输出至中继器的输出端，并从中继器的输出端输出至放电电路的受控端，以控制放电电路通过放电端对字线进行放电。

7、在一些实施例中，中继器还包括中继器选择晶体管；中继器选择晶体管的第一极与第一电压端耦合；中继器选择晶体管的第二极与第一晶体管的第一极耦合；第一晶体管的第一极用于通过中继器选择晶体管与第一电压端耦合。

8、在本公开的上述实施例中，中继器选择信号可以有不同的电平，例如当中继器选择信号为高电平时，通过中继器选择信号控制中继器选择晶体管导通，使得对应的中继器内的所有第一晶体管向放电电路输出第二控制信号至放电电路；或者，例如当中继器选择信号为低电平时，通过中继器选择信号控制中继器选择晶体管关断，使得对应的中继器内的所有第一晶体管停止向放电电路输出第二控制信号，并向放电电路输出第三控制信号。由于中继器与相应的存储阵列块对应，因此可以通过控制该中继器实现对存储阵列块的选择。

9、在一些实施例中，中继器还包括第二晶体管和第二电压端；第二晶体管的栅极与中继器的受控端耦合；第二晶体管的第一极与第二电压端耦合；第二电压端用于输入第三控制信号；第二晶体管的第二极与中继器的输出端耦合。

10、在本公开的上述实施例中，通过第二晶体管可以输出第三控制信号，通过第三控制信号来控制放电电路不对字线进行放电。

11、在一些实施例中，驱动器包括受控端、级联的多个反相器；驱动器的受控端用于输入驱动控制信号；级联的多个反相器中的第一级反相器的受控端与驱动器的受控端耦合；级联的多个反相器中最后一级反相器的输出端与驱动器的输出端耦合。

12、在本公开的上述实施例中，通过多个反相器对输入的驱动控制信号进行多次反相处理，得到第一控制信号并输出至对应的中继器。在这个过程中，多个反相器的具体数量可以根据实际应用中驱动控制信号和第一控制信号的电平适应性调整。

13、在一些实施例中，驱动器还包括第三电压端和第四电压端；第三电压端用于输入第一电压信号；第四电压端用于输入第二电压信号；多个反相器中的任一反相器包括第一反相电路；第一反相电路包括第三晶体管和第四晶体管；第三晶体管的第一极与第三电压端耦合；第四晶体管的第一极与第四电压端耦合；第三晶体管的栅极与第四晶体管的栅极耦合后共同作为第一反相电路的受控端；第三晶体管的第二极与第四晶体管的第二极耦合后共同作为第一反相电路的输出端。

14、在本公开的上述实施例中，通过第三晶体管和第四晶体管构成一个第一反相电路。其中，第三晶体管和第四晶体管中的一个晶体管为p型金属-氧化物-半导体(p-metal-oxide-semiconductor，简称为pmos)，另一个晶体管为n型金属-氧化物-半导体(n-metal-oxide-semiconductor，简称为nmos)。两个晶体管的栅极共同作为第一反相电路的受控端，且两个晶体管的第二极共同作为第一反相电路的输出端，以第三晶体管为pmos晶体管，第四晶体管为nmos管为例，第三晶体管的第一极用于输入第一电压信号(例如为高电平)。第四晶体管(nmos晶体管)的第一极用于输入第二电压信号(例如为低电平)。这样，当一个反相器的受控端输入低电平时，第三晶体管导通，第四晶体管关断，该反相器的输出端通过第三晶体管的第二极输出第一电压信号到下一级的反相器，从而实现了输入信号到输出信号的反相。同理，下一级的反相器的受控端输入第一电压信号后，栅极输入高电平的情况下，下一级的反相器中第三晶体管关断，而第四晶体管导通，则下一级的反相器通过第四晶体管的第二极输出第二电压信号，以实现输入第一电压信号到输出第二电压信号的反相。

15、在一些实施例中，任一反相器还包括第二反相电路；第二反相电路包括第五晶体管和第六晶体管；第五晶体管的第一极与第三电压端耦合；第六晶体管的第一极与第四电压端耦合；第五晶体管的栅极与第六晶体管的栅极耦合后共同作为第二反相电路的受控端；第五晶体管的第二极与第六晶体管的第二极耦合后共同作为第二反相电路的输出端；第二反相电路的输出端与对应的反相器中的第一反相电路的受控端耦合；第二反相电路的受控端与对应的反相器中的第一反相电路的输出端耦合。

16、在本公开的上述实施例中，通过设置第二反相电路，可以使得第一反相电路的输出更稳定，从而可以使得驱动器的输出也更加稳定。

17、在一些实施例中，存储器包括行地址译码电路；行地址译码电路与驱动器的选通端耦合；行地址译码电路，用于向驱动器的选通端输出地址选择信号；地址选择信号用于控制驱动器停止向中继器输出第一控制信号。

18、在本公开的上述实施例中，驱动器可以设置多个，分别耦合不同行地址的字线。通过行地址译码电路输出地址选择信号，以地址选择信号来控制相应的驱动器停止向中继器输出第一控制信号。这样，当某一中继器停止输出第一控制信号后，与该中继器耦合的放电电路也无法对所耦合的字线进行放电。

19、在一些实施例中，驱动器还包括地址选择开关管；地址选择开关管的栅极通过驱动器的选通端与行地址译码电路耦合；地址选择开关管的第一极耦合至多个反相器中的任一反相器；地址选择信号用于控制地址选择开关管导通或关闭。

20、在本公开的上述实施例中，需要多个级联的反相器共同作用，才能生成第一控制信号，当其中任一反相器不能在对应的控制逻辑下工作时，都无法生成第一控制信号。基于此，可以将地址选择开关管耦合在多个反相器中的任一反相器上，然后由行地址译码电路输出地址选择信号到地址选择开关管，通过地址选择信号来控制对应的地址选择开关管是否导通。

21、在一些实施方式中，对于级联的多个反相器，最后一级的反相器的晶体管尺寸大于前级的反相器。

22、在本公开的上述实施例中，驱动器中最后一级的反相器需要用于对中继器进行控制，因此可以适应性将反相器中的晶体管的尺寸设置的大一些，以提高第一控制信号的驱动能力。

23、在一些实施例中，放电电路包括第七晶体管；第七晶体管的第一极与字线耦合；第七晶体管的第二极为放电电压端；放电电压端用于连接放电电压；第七晶体管的栅极用于输入第二控制信号。

24、在本公开的上述实施例中，第七晶体管的作用是作为一个开关管，当该开关管导通时，字线与放电电压端导通，通过放电电压端的放电电压拉低对应的字线的电压。当选用不同类型的晶体管作为第七晶体管，对应的，第二控制信号用于导通该第七晶体管的电平也不同。进一步的，根据实际用于导通该第七晶体管的第二控制信号的不同电平，可适应在驱动器方面设置相应电平的驱动控制信号和第一控制信号等。

25、在一些实施例中，充电电路的输出端与字线耦合；充电电路用于输入充电控制信号；充电控制信号用于控制充电电路向字线输出充电电压。

26、在本公开的上述实施例中，还可以通过充电控制信号来控制充电电路对字线进行充电。

27、在一些实施例中，充电电路包括第八晶体管和第九晶体管。第八晶体管的第一极用于输入第一电压信号；第九晶体管的第一极用于输入第二电压信号；第八晶体管的栅极与第九晶体管的栅极耦合后共同作为充电电路的受控端；第八晶体管的第二极与第九晶体管的第二极耦合后共同作为充电电路的输出端，充电电路的输出端与对应的字线耦合。第一电压信号的电压值大于第二电压信号的电压值。

28、在本公开的上述实施例中，通过导通的第八晶体管向对应的字线输出具有一定正电压值的第一电压信号，即可拉高该字线的电压，以完成对字线的充电。

29、在一些实施例中，存储单元可以为包括场效应管和电容的存储单元、包括半浮栅晶体管的存储单元或者包括浮栅晶体管的存储单元等。

30、在一些实施例中，外围电路还包括列地址译码电路和多个读出放大器(senseamplifier，简称为sa)，列地址译码电路和每个读出放大器的输入端都与对应的位线耦合。

31、在本公开的上述实施例中，列地址译码电路用于选择对应的位线，以对耦合于所选的位线上且还耦合于所选字线上的全部或部分存储单元进行编程操作。读出放大器用于比较耦合位线上与所选字线相对应的存储单元输出的电压值，并输出用于指示比较结果的读出信号。

32、第二方面，提供一种驱动方法，用于存储器；该存储器包括驱动器、中继器、放电电路和存储阵列；存储阵列包括多个存储阵列块；放电电路与存储阵列块中的字线耦合；该方法包括：控制驱动器向中继器输出第一控制信号；根据第一控制信号控制中继器向放电电路输出第二控制信号。

33、在一些实施例中，中继器包括第一晶体管；根据第一控制信号控制中继器向放电电路输出第二控制信号，包括：根据第一控制信号控制第一晶体管的第一极与第二极导通后，将第一晶体管的第一极输入的第二控制信号自第一晶体管的第二极输出至放电电路。

34、在一些实施例中，中继器还包括中继器选择晶体管；该方法还包括：根据中继器选择信号控制中继器选择晶体管的第一极和第二极导通后，将中继器选择晶体管的第一极输入的第二控制信号自中继器选择晶体管的第二极输出至第一晶体管的第一极。

35、在一些实施例中，控制驱动器向中继器输出第一控制信号，包括：根据驱动控制信号控制驱动器向中继器输出第一控制信号。

36、在一些实施例中，该方法还包括：根据字线的字线地址，控制驱动器停止向中继器输出第一控制信号。

37、在一些实施例中，放电电路包括第七晶体管；第七晶体管的第一极与字线耦合；该方法还包括：根据第二控制信号控制第七晶体管的第一极与第二极导通后，将字线的电压通过导通的第七晶体管的第一极与第二极进行放电。

38、在一些实施例中，存储器还包括充电电路；该方法还包括：根据充电控制信号控制充电电路向字线输出充电电压。

39、第三方面，提供一种存储系统，包括：如上的存储器，以及控制器，该控制器耦合至存储器，以控制存储器存储数据。

40、在一些实施例中，存储器包括外围电路和存储阵列。该存储阵列为二维阵列。该存储阵列和外围电路在同一晶圆上加工而成。

41、在一些实施例中，存储器包括外围电路和存储阵列。该存储阵列为三维存储阵列。该存储阵列在第一晶圆上加工而成；该外围电路在第二晶圆上加工而成。

42、第四方面，提供一种电子设备，该电子设备包括如上的存储系统和处理器。

43、可以理解地，本公开的上述实施例提供的驱动方法、存储系统及电子设备，其所能达到的有益效果可参考上文中存储器的有益效果，此处不再赘述。