一种数据读取装置和控制芯片的制作方法

本发明涉及数据读取，具体涉及一种数据读取装置和控制芯片。

背景技术：

1、mtp(一种程序存储器)在读取时序时，其需要满足的信号时序如图1所示，从图1中可以得到，在读信号re的上升沿前后，需要要求多路地址信号a[n:0]均已稳定，即读信号re相对于多路地址信号a[n:0]需要保证建立时间tsu和保持时间thd。

2、另外结合图1，在实际设计时，考虑到同步时序设计要求，多路地址信号a[n:0]经过以时钟源clk的n+1个d触发器采样产生，多路地址对应的数据q[7:0]经过延时tkq读取到，同时在下一个时钟信号clk的上升沿来临前，为保证数据采样的准确性，必须保证数据q[7:0]提前时间tsetp已经稳定。在图1中，t时长为一个程序周期，tff为多路地址信号a[n:0]同步后的稳定时间。

3、现有满足图1信号时序的数据读取装置的结构如图2所示，在图1中，clk为同步电路的采样时钟，a’[n:0]为原始地址信号，经过组合逻辑1生成电路需要的组合地址信号a_comb[n:0]，在经过时钟clk同步生成地址a[n:0]。原始读信号re’经过组合逻辑2产生组合读信号re_comb，经过多级buf延时，生成满足上述时序图要求的读信号re。

4、对于图2所示结构，其在实际使用时存在以下不足：

5、首先由于现有数字电路布线均采用调用标准单元库自动布线的方式，对于多路地址信号a[n:0]而言，每一路地址线实际的布线延时并不可控，同时还要保证读信号re的布线延时在多路地址信号线a[n:0]后至少tsu。

6、其次布线还需要考虑芯片生产的工艺偏差，在进行数字电路静态时序分析的时候，要保证在最佳条件(-40℃环境温度下，芯片信号线延时最小)和最差条件下(+125℃环境温度下，芯片信号线延时最大)每一根地址线a[n:0]均提前re(读信号)；

7、最后当电路时序比较紧张的时候，相对于采样时钟来说，受逻辑门延时、输出信号转换延时和计生参数延时等影响，多路地址信号a[n:0]的采样稳定时间存在延时tff，地址信号线线宽越大，保证每一路地址线同时稳定的延时就越长。

8、示例性的，在110ns标准工艺最差条件下，tff延时达到≥20ns，读信号re时序需要保证的相对于a[n:0]的2ns(tsu)延时，读信号re上升沿到数据q[7:0]输出所需的时间tkq固定为38ns，时钟clk采样q[7:0]的建立时间(tsetup)不能小于1ns，由此可知现有结构的整个程序周期t即读指令周期t在最差条件下的时间为t＝20ns+2ns+38ns+1ns＝61ns，其中无法忽略的tsu和tff使芯片的最高工作频率被限制，降低了芯片的最高工作效率。

技术实现思路

1、鉴于背景技术的不足，本发明是提供了一种数据读取装置，所要解决的技术问题是现有mtp的数据读取控制芯片在布线时需要考虑布线延时，而且多路地址信号a[n:0]的建立时间tff会影响芯片的最高工作频率。

2、为解决以上技术问题，第一方面。本发明提供了如下技术方案：包括第一逻辑处理单元、第二逻辑处理单元和毛刺去除单元；

3、所述第一逻辑处理单元包括n个第一选择器和n个第一d触发器，n为正整数，n个第一选择器前后级联，所述级联为当前第一选择器的输出端与下一个第一选择器的第二输入端电连接，每个第一选择器的第一输入端分别用于输入地址信号a’[n:0]，末端第一选择器的输出端用于输出地址信号a_comb[n:0]；

4、n个第一d触发器的q输出端分别与n个第一选择器的控制端电连接，n个第一d触发器的d输入端分别用于输入工作模式信号，n个第一d触发器的时钟端用于输入时钟信号clk；

5、所述第二逻辑处理单元基于输入的读信号re’产生读信号reon0，所述毛刺去除单元基于读信号reon0和时钟信号clk产生无毛刺的读信号re。

6、在第一方面的某种实施方式中，所述第二逻辑处理单元包括n个第二选择器，n个第二选择器级联，第二选择器的第一输入端分别输入读信号ren’，n个第二选择器的控制端用于输入工作模式信号，末端第二选择器的输出端用于输出读信号。

7、在第一方面的某种实施方式中，所述第二逻辑处理单元还包括与门and1，与门and1的两个输入端分别用于输入读信号re1’和等待状态信号，与门and1的输出端与首端第二选择器的第一输入端电连接。

8、在第一方面的某种实施方式中，首端第二选择器的第二输入端用于输入低电平信号。

9、在第一方面的某种实施方式中，首端第一选择器的第二输入端用于输入低电平信号。

10、在第一方面的某种实施方式中，n为8。

11、在第一方面的某种实施方式中，n为16。

12、在第一方面的某种实施方式中，n为24。

13、在第一方面的某种实施方式中，所述毛刺去除单元包括第三d触发器、锁存器和与门and2，所述第三d触发器的d输入端用于输入读信号reon0，第三d触发器的q输出端与锁存器的d输入端电连接，锁存器的q输出端和与门and2的第一输入端电连接，所述第三d触发器的时钟端、锁存器的时钟端和与门and2的第二输入端电连接，所述与门and2的输出端用于输出读信号re。

14、第二方面，本发明提供了一种控制芯片，控制芯片上设有上述的数据读取装置。

15、本发明与现有技术相比所具有的有益效果是：首先本发明的数据读取装置在读取时序时，最高读取频率仅和d触发器的建立时间、保持时间和读取数据有效时间有关，与信号布线延时无关，在任何标准工艺下都可以使用；另外通过设置毛刺去除单元可以去除读信号re上的毛刺。

技术特征：

1.一种数据读取装置，其特征在于，包括第一逻辑处理单元、第二逻辑处理单元和毛刺去除单元；

2.根据权利要求1所述的一种数据读取装置，其特征在于，所述第二逻辑处理单元包括n个第二选择器，n个第二选择器级联，第二选择器的第一输入端分别输入读信号ren’，n个第二选择器的控制端用于输入工作模式信号，末端第二选择器的输出端用于输出读信号。

3.根据权利要求2所述的一种数据读取装置，其特征在于，所述第二逻辑处理单元还包括与门and1，与门and1的两个输入端分别用于输入读信号re1’和等待状态信号，与门and1的输出端与首端第二选择器的第一输入端电连接。

4.根据权利要求2所述的一种数据读取装置，其特征在于，首端第二选择器的第二输入端用于输入低电平信号。

5.根据权利要求1所述的一种数据读取装置，其特征在于，首端第一选择器的第二输入端用于输入低电平信号。

6.根据权利要求1所述的一种数据读取装置，其特征在于，n为8。

7.根据权利要求1所述的一种数据读取装置，其特征在于，n为16。

8.根据权利要求1所述的一种数据读取装置，其特征在于，n为24。

9.根据权利要求1所述的一种数据读取装置，其特征在于，所述毛刺去除单元包括第三d触发器、锁存器和与门and2，所述第三d触发器的d输入端用于输入读信号reon0，第三d触发器的q输出端与锁存器的d输入端电连接，锁存器的q输出端和与门and2的第一输入端电连接，所述第三d触发器的时钟端、锁存器的时钟端和与门and2的第二输入端电连接，所述与门and2的输出端用于输出读信号re。

10.一种控制芯片，其特征在于，所述控制芯片上设有权利要求1-9任一项所述的数据读取装置。

技术总结本发明涉及数据读取技术领域，公开了一种数据读取装置和控制芯片，数据读取装置包括第一逻辑处理单元、第二逻辑处理单元和毛刺去除单元第一逻辑处理单元包括n个第一选择器和n个第一D触发器，n个第一选择器前后级联，每个第一选择器的第一输入端分别用于输入地址信号A’[n:0]，末端第一选择器的输出端用于输出地址信号A_comb[n:0]；n个第一D触发器的Q输出端分别与n个第一选择器的控制端电连接；在使用时，本发明的数据读取装置在读取时序时，最高读取频率仅和D触发器的建立时间、保持时间和读取数据有效时间有关，与信号布线延时无关，在任何标准工艺下都可以使用；另外通过设置毛刺去除单元可以去除读信号RE上的毛刺。技术研发人员：刘欣洁,葛辛,赵海,刘勇受保护的技术使用者：无锡芯加集成电路有限公司技术研发日：技术公布日：2024/6/30