一种高低边集成MOS型功率开关的制作方法

本发明属于功率半导体器件，特别涉及一种高低边集成mos型功率开关。

背景技术：

1、传统的基于mos器件的电子电力电路，比如buck、boost及半桥等电路，它们均具备功率转换功能，使用集成电路完成功率转换功能通常需要控制电路、与输入电压电耦合的直流高侧器件、以及与地电耦合的直流低侧器件。例如在同步降压转换器(sync buckconverter)中，通过使高侧器件和低侧器件交替工作来进行功率转换从而降低电压，其中，由控制电路进行效率高且功耗低的开关和控制功能，因此高低侧器件可以被当作是一个功率开关。

2、控制电路通常包括逻辑电路、保护电路和驱动电路，那么控制电路和高低侧器件可以合称为智能功率开关。作为智能功率开关的输出级部分，即高低侧器件，往往需要用到两个串联配置的mos器件，其中一个mos的源极与另一个mos的漏极相连，如图1至图3中的虚线框所示。传统的解决方案是使用两个分立的mos器件和一个驱动芯片在pcb板上连接，然而，此种方案占用pcb板面积较大，布线长度较长，寄生电感、电容、电阻较大，从而影响信号传输延迟和增加电磁干扰，同时还存在多个封装焊接点可能带来的可靠性问题等。

3、为了解决传统方案的弊端，可以将两个串联的金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effect transistor,mosfet)芯片集成到单个封装中，从而减小面积、传输延迟等问题，但是两个mosfet芯片间仍然需要焊接线连接，会带来额外的寄生电感、电容、电阻，芯片的集成度比较低，另外，两个mosfet芯片分别通过外部控制电路对各自的栅极进行控制，使其交替开关，开启的时候器件温度会升高，关闭的时候器件温度会降低，两个mosfet芯片虽然集成到单个封装中，但仍然是相互独立的，那么温度传播可能不均匀，导致温度波动比较大，进而可能使焊接线脱落，从而引起可靠性问题。

技术实现思路

1、针对上述技术问题，本发明的目的之一在于提出一种高低边集成mos型器件，通过将两个mosfet集成到单一的硅片上，不仅通过介质隔离区将两个mos器件隔离，从而抵挡器件之间的横向耐压，还通过低电阻区或金属走线使一个mos的源极和另一个mos的漏极相连接，低电阻率区或金属走线提供低阻抗通道，从而形成一个高效紧凑的串联连接的单芯片解决方案，利于减小芯片占用pcb板的面积，实现高功率密度，降低温度波动，减小传输延迟，降低电磁干扰等。

2、本发明为了实现上述目的，采用如下技术方案：

3、一种高低边集成mos型器件，其元胞结构包括从下至上依次层叠设置的第三金属化源极、p+衬底以及p-外延层；

4、在沿p-外延层左右方向的中间位置设置第一沟槽，第一沟槽为纵向布置，且从p-外延层的上表面向下延伸至p+衬底的上表面；

5、第一沟槽内填充有介质材料，以形成介质隔离区；

6、第一沟槽的左侧设有第三p+低电阻率区，第三p+低电阻率区也为纵向布置；第三p+低电阻率区与第一沟槽的左侧面相互接触；

7、第三p+低电阻率区的左侧设有第一p型基区、第一n-漂移区和第一平面栅结构；第一p型基区、第一n-漂移区均包含于p-外延层中；

8、第一p型基区和第一n-漂移区侧面相互接触的位于p-外延层的左侧区域中的顶部，且第一p型基区位于第一n-漂移区的左侧；

9、第一p型基区包含第一p+低电阻率区和第一n+源区；第一p+低电阻率区和第一n+源区侧面相互接触的位于第一p型基区的顶部左侧区域，且第一p+低电阻率区位于第一n+源区的左侧；第一p型基区的顶部右侧区域位于第一n+源区的右侧面与第一p型基区的右侧面之间；

10、第一n-漂移区中包含第一n+漏区；第一n+漏区位于第一n-漂移区的顶部右侧区域；第一n-漂移区的顶部左侧区域位于第一n+漏区的左侧面与第一n-漂移区的左侧面之间；

11、第一n-漂移区和第一n+漏区的右侧面均与第三p+低电阻率区的左侧面相互接触；

12、第一平面栅结构包含第一栅氧化层和第一栅电极；

13、第一栅氧化层的底面与第一n+源区的顶面右侧部分区域、第一p型基区的顶部右侧区域、以及第一n-漂移区的顶部左侧区域均接触；

14、第一栅电极位于第一栅氧化层的顶部表面；

15、第一沟槽的右侧设有第二p+低电阻率区，第二p+低电阻率区也为纵向布置；第二p+低电阻率区与第一沟槽的右侧面相互接触；

16、第二p+低电阻率区的右侧设有第二p型基区、第二n-漂移区和第二平面栅结构；第二p型基区、第二n-漂移区均包含在p-外延层中；

17、第二p型基区和第二n-漂移区侧面相互接触的位于p-外延层的右侧区域中的顶部，且第二p型基区位于第二n-漂移区的左侧；

18、第二p型基区中包含第二n+源区；

19、第二n+源区位于第二p型基区的顶部左侧区域；第二p型基区的顶部右侧区域位于第二n+源区的右侧面与第二p型基区的右侧面之间；

20、第二n+源区和第二p型基区的左侧面均与第二p+低电阻率区的右侧面相互接触；

21、第二n-漂移区中包含第二n+漏区；

22、第二n+漏区位于第二n-漂移区的顶部右侧区域；第二n-漂移区的顶部左侧区域位于第二n+漏区的左侧面与第二n-漂移区的左侧面之间；

23、第二平面栅结构包含第二栅氧化层和第二栅电极；

24、第二栅氧化层的底面与第二n+源区的顶面右侧部分区域、第二p型基区的顶部右侧区域、以及第二n-漂移区顶部左侧区域均接触；

25、第二栅电极位于第二栅氧化层的顶部表面；

26、在p-外延层的上方设有绝缘层；在绝缘层上方设有第一金属化源极、第一金属化漏极、第二金属化源极和第二金属化漏极；

27、在绝缘层内设有通孔；其中第一金属化源极通过通孔与第一p+低电阻率区和第一n+源区欧姆接触；第一金属化漏极通过通孔与第一n+漏区和第三p+低电阻率区欧姆接触；第二金属化源极通过通孔与第二p+低电阻率区和第二n+源区欧姆接触；第二金属化漏极通过通孔与第二n+漏区欧姆接触。

28、此外，在上述高低边集成mos型器件结构的基础上，本发明还提出了一种新的高低边集成mos型器件，在新的高低边集成mos型器件中，将第三p+低电阻率区去掉，将第一金属化漏极、第二金属化源极合并为第二金属化源极，将第二p+低电阻率区的source_down结构改为常规的ldmos结构，将第三金属化源极去掉，其他结构可参考上述高低边集成mos型器件的结构。

29、此外，本发明还提出了一种区别于上述两种高低边集成mos型器件结构的高低边集成mos型器件，其采用如下技术方案：

30、一种高低边集成mos型器件，其元胞结构包括从下至上依次层叠设置的第一金属化漏极、n+衬底以及p-深阱区；

31、在沿p-深阱区左右方向的中间位置设置第一沟槽；第一沟槽为纵向布置，且从p-深阱区的上表面向下延伸到n+衬底的上表面；

32、第一沟槽内填充有介质材料，以形成介质隔离区；

33、第一沟槽的左侧设有第一n+低电阻率区，第一n+低电阻率区也为纵向布置，且第一n+低电阻率区与第一沟槽的左侧面相互接触；

34、第一n+低电阻率区左侧设有第一p型基区、第一n-漂移区和第一平面栅结构；第一p型基区、第一n-漂移区均包含于p-深阱区中；

35、第一p型基区和第一n-漂移区侧面相互接触的位于p-深阱区的左侧区域中的顶部，且第一p型基区位于第一n-漂移区的左侧；

36、第一n-漂移区的右侧面与第一n+低电阻率区的左侧面相互接触；

37、第一p型基区中包含第一p+低电阻率区和第一n+源区；第一p+低电阻率区和第一n+源区侧面相互接触的位于第一p型基区的顶部左侧区域，且第一n+源区位于第一p+低电阻率区的右侧；第一p型基区的顶部右侧区域位于第一n+源区的右侧面与第一p型基区的右侧面之间；

38、第一平面栅结构包含第一栅氧化层和第一栅电极；

39、第一栅氧化层的底面与第一n+源区的顶面右侧部分区域、第一p型基区的顶部右侧区域、以及第一n-漂移区的顶面左侧部分区域均接触；

40、第一栅电极位于第一栅氧化层的顶部表面；

41、第一沟槽的右侧设有第二n+低电阻率区，第二n+低电阻率区也为纵向布置，且第二n+低电阻率区与第一沟槽的右侧面相互接触；

42、第二n+低电阻率区右侧设有第二p型基区、第二n-漂移区和第二平面栅结构；第二p型基区和第二n-漂移区均包含于p-深阱区中；

43、第二p型基区和第二n-漂移区侧面相互接触的位于p-深阱区的右侧区域中的顶部，且第二p型基区位于第二n-漂移区的左侧；

44、第二p型基区中包含第二n+源区和第二p+低电阻率区；第二n+源区和第二p+低电阻率区侧面相互接触的位于第二p型基区的顶部左侧区域，且第二n+源区位于第二p+低电阻率区的右侧；第二p型基区的顶部右侧区域位于第二n+源区的右侧面与第二p型基区的右侧面之间；

45、第二p型基区和第二p+低电阻率区的左侧面均与第二n+低电阻率区的右侧面相互接触；

46、第二n-漂移区中包含第二n+漏区；

47、第二n+漏区位于第二n-漂移区的顶部右侧区域；第二n-漂移区的顶部左侧区域位于第二n+漏区的左侧面与第二n-漂移区的左侧面之间；

48、第二平面栅结构包含第二栅氧化层和第二栅电极；

49、第二栅氧化层的底面与第二n+源区的顶面右侧部分区域、第二p型基区的顶部右侧区域、以及第二n-漂移区的顶部左侧区域均接触；

50、第二栅电极位于第二栅氧化层的顶部表面；

51、在p-深阱区的上方设有绝缘层；在绝缘层上方设有第一金属化源极、第二金属化源极和第二金属化漏极；

52、在绝缘层内设有通孔；其中第一金属化源极通过通孔与第一p+低电阻率区和第一n+源区欧姆接触；第二金属化源极通过通孔与第二n+低电阻率区、第二n+源区和第二p+低电阻率区欧姆接触；第二金属化漏极通过通孔与第二n+漏区欧姆接触。

53、此外，在上述高低边集成mos型器件结构的基础上，本发明还提出了一种新的高低边集成mos型器件，在新的高低边集成mos型器件中，将第二n+低电阻率区去掉，将第一n+低电阻率区的drain_down结构改为常规的ldmos结构，第二金属化源极通过通孔与第二n+源区和第二p+低电阻率区进行欧姆接触之外，还通过通孔与第一n+低电阻率区同时进行欧姆接触，将第一金属化漏极去掉，其他结构与上述高低边集成mos型器件的结构相同。

54、此外，在上述几种高低边集成mos型器件的基础上，还可以进一步将控制电路部分与高低边集成mos型器件集成在一起，组成智能功率开关。

55、具体而言，高低边集成mos型功率开关，包括控制电路以及高低侧器件，高低侧器件和控制电路集成在同一衬底上并电连接；控制电路包括驱动电路，用于驱动高低侧器件。

56、其中，高低侧器件采用如上面所述的高低边集成mos型器件中的任意一种均可。

57、本发明通过将控制电路部分与高低边集成mos型器件集成在一起，组成智能功率开关的方式，极大减小了占用pcb板的面积，提高了集成度，降低了传输延迟和电磁干扰等。

58、本发明具有如下优点：

59、如上所述，本发明提供了一种高低边集成mos型器件，该高低边集成mos型器件采用单芯片集成方案，即在同一衬底上集成两个mos器件，不仅通过介质隔离区将两个mos器件隔离，从而抵挡器件之间的横向耐压，还通过低电阻区或金属走线使一个mos的源极和另一个mos的漏极相连接，低电阻率区或金属走线提供低阻抗通道，实现了高效紧凑的串联连接，在上述高低边集成mos型器件的基础上，可进一步将控制电路和本发明所提高低边集成mos型器件集成在同一衬底上，形成高低边集成mos型功率开关，即智能功率开关，减小了芯片占用pcb板的面积，实现了高功率密度，降低了温度波动，减小了传输延迟，降低了电磁干扰等问题。本发明所提单芯片集成方案有助于实现高效的电流控制和开关管理，特别是在需要高电压和电流控制的应用场合，比如buck电路、boost电路以及半桥电路等等。