半导体器件及其制造方法与流程

本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。

背景技术：

1、超薄soi（semiconductor-on-insulator, 绝缘体上半导体）工艺可以通过混合区的前置端口施加自适应偏压（adaptive body-bias）实现背栅控制，通常使用深沟槽隔离技术隔离混合区与soi区来实现。如图1所示，soi区a1包括soi衬底，soi衬底包括下层衬底101、绝缘埋层102和半导体层103，混合区a2仅包括下层衬底101，soi区a1与混合区a2通过第一沟槽隔离结构11实现隔离，soi区a1的soi衬底中形成有第二沟槽隔离结构12，soi区a1的半导体层103上形成有前置的栅极结构14（含自下向上的栅介质层和栅极层），栅极结构14上电连接有第一金属互连结构16，能够通过第一金属互连结构16向栅极结构14施加第一电压（例如为逻辑电压）；混合区a2的下层衬底101上电连接有第二金属互连结构15，采用高能离子注入工艺在soi区a1与混合区a2的下层衬底101中形成阱区13，阱区13的深度比第一沟槽隔离结构11的深度深，能够通过第二金属互连结构15向阱区13施加与第一电压不同的第二电压（例如体偏压），实现沟道的背栅控制。

2、但是，上述实现双栅控制的方式至少会存在如下问题：

3、（1）由于器件正面设置了混合区a2、在混合区a2上设置了提供第二电压的接口，以及设置第一沟槽隔离结构11隔离soi区a1与混合区a2，导致器件的水平面所占面积增大，成本提高；

4、（2）施加的第二电压的动态范围大，若第一沟槽隔离结构11没有将soi区a1与混合区a2实现很好的隔离，会存在闩锁的风险；而为了避免出现闩锁的问题，会增大第一沟槽隔离结构11的宽度和深度，即第一沟槽隔离结构11的宽度和深度均对应大于第二沟槽隔离结构12的宽度和深度，但是这样会导致同一个器件中同时存在两种不同尺寸的沟槽隔离结构，进而导致工艺（例如形成沟槽的刻蚀工艺、填充工艺和化学机械研磨工艺等）上的难度增大。

5、因此，需要对实现双栅控制的方式进行改进，以避免出现上述问题。

技术实现思路

1、本发明的目的在于提供一种半导体器件及其制造方法，使得能够在对器件实现双栅控制的同时，还具有提高器件可靠性、降低成本、降低工艺难度以及提高器件性能等优点。

2、为实现上述目的，本发明提供了一种半导体器件，包括：

3、soi衬底，所述soi衬底包括自下向上的下层衬底、绝缘埋层和半导体层；

4、器件结构，包括以所述半导体层为沟道的前栅结构和背栅结构；

5、前置金属互连结构，与所述前栅结构电连接；

6、第一导电结构，从所述下层衬底中延伸至所述下层衬底表面，所述背栅结构包括所述第一导电结构与所述绝缘埋层；

7、其中，通过所述前置金属互连结构向所述前栅结构施加第一电压，通过所述第一导电结构向所述背栅结构施加第二电压。

8、可选地，所述第一导电结构与所述下层衬底之间夹有阻挡层。

9、可选地，所述前栅结构包括自下向上形成于所述半导体层上的栅介质层和栅极层，所述前置金属互连结构与所述栅极层电连接。

10、可选地，所述第一导电结构包括硅通孔导电结构和背面导电层，所述硅通孔导电结构形成于所述下层衬底中，所述背面导电层形成于所述下层衬底表面。

11、可选地，所述硅通孔导电结构在垂直于所述soi衬底表面方向上的投影与所述前栅结构在垂直于所述soi衬底表面方向上的投影至少部分重叠。

12、可选地，所述第一电压的范围为0.5~1.8v，所述第二电压的范围为-3v~3v。

13、可选地，所述半导体器件还包括：

14、承载片，与所述下层衬底远离所述半导体层的一面键合，所述承载片中形成有第二导电结构，所述第二导电结构从所述承载片中延伸至所述承载片表面，所述第二导电结构与所述第一导电结构电连接。

15、本发明还提供一种半导体器件的制造方法，包括：

16、提供一soi衬底，所述soi衬底包括自下向上的下层衬底、绝缘埋层和半导体层；

17、形成第一导电结构，所述第一导电结构从所述下层衬底中延伸至所述下层衬底表面，背栅结构包括所述第一导电结构与所述绝缘埋层；

18、形成前栅结构于所述半导体层上；

19、形成前置金属互连结构，所述前置金属互连结构与所述前栅结构电连接；所述前栅结构和所述背栅结构均以所述半导体层为沟道，其中，通过所述前置金属互连结构向所述前栅结构施加第一电压，通过所述第一导电结构向所述背栅结构施加第二电压。

20、可选地，在形成所述第一导电结构之前，所述半导体器件的制造方法还包括：

21、形成阻挡层，所述阻挡层夹设于所述第一导电结构与所述下层衬底之间。

22、可选地，在形成所述第一导电结构之前，所述半导体器件的制造方法还包括：

23、减薄所述下层衬底。

24、可选地，形成前栅结构于所述半导体层上的步骤包括：

25、形成栅介质层和栅极层于所述半导体层上，所述前栅结构包括所述栅介质层和所述栅极层，所述前置金属互连结构与所述栅极层电连接。

26、可选地，所述第一导电结构包括硅通孔导电结构和背面导电层，所述硅通孔导电结构形成于所述下层衬底中，所述背面导电层形成于所述下层衬底表面。

27、可选地，所述硅通孔导电结构在垂直于所述soi衬底表面方向上的投影与所述前栅结构在垂直于所述soi衬底表面方向上的投影至少部分重叠。

28、可选地，在形成所述第一导电结构之后，所述半导体器件的制造方法还包括：

29、将一承载片与所述下层衬底远离所述半导体层的一面键合；

30、形成第二导电结构于所述承载片中，所述第二导电结构还延伸至所述承载片表面，所述第二导电结构与所述第一导电结构电连接。

31、与现有技术相比，本发明的技术方案具有以下有益效果：

32、1、本发明的半导体器件，由于包括：soi衬底，所述soi衬底包括自下向上的下层衬底、绝缘埋层和半导体层；器件结构，包括以所述半导体层为沟道的前栅结构和背栅结构；前置金属互连结构，与所述前栅结构电连接；第一导电结构，从所述下层衬底中延伸至所述下层衬底表面，所述背栅结构包括所述第一导电结构与所述绝缘埋层；其中，通过所述前置金属互连结构向所述前栅结构施加第一电压，通过所述第一导电结构向所述背栅结构施加第二电压，进而使得能够在对器件实现双栅控制的同时，还具有提高器件可靠性、降低成本、降低工艺难度以及提高器件性能等优点。

33、2、本发明的半导体器件的制造方法，由于包括：提供一soi衬底，所述soi衬底包括自下向上的下层衬底、绝缘埋层和半导体层；形成第一导电结构，所述第一导电结构从所述下层衬底中延伸至所述下层衬底表面，背栅结构包括所述第一导电结构与所述绝缘埋层；形成前栅结构于所述半导体层上；形成前置金属互连结构，所述前置金属互连结构与所述前栅结构电连接；所述前栅结构和所述背栅结构均以所述半导体层为沟道，其中，通过所述前置金属互连结构向所述前栅结构施加第一电压，通过所述第一导电结构向所述背栅结构施加第二电压，使得能够在对器件实现双栅控制的同时，还具有提高器件可靠性、降低成本、降低工艺难度以及提高器件性能等优点。