一种3D堆叠的半导体器件及其制备方法、电子设备与流程

本公开实施例涉及但不限于半导体技术，尤指一种3d堆叠的半导体器件、3d存储器及其制备方法、电子设备。

背景技术：

1、随着动态随机存取存储器(dynamic random acess memory，dram)技术步入10纳米(nm)节点，平面的1t1c结构已经趋于极限，为了获取更高的存储电容，更低漏电，更高集成度，dram存储器逐渐向3d立体结构发展。随着堆叠层数增加，阵列越大越紧密，同层存储单元之间各种寄生电容存在对电容存储电荷的保持力以及器件整体的稳定性产生很大影响。所以在3d dram器件的研发中，需要充分考虑一些寄生电容的优化甚至消除。

技术实现思路

1、以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

2、本公开实施例提供了一种3d堆叠的半导体器件、3d存储器及其制备方法、电子设备，可以减少寄生电容，提升器件性能。

3、本公开实施例提供了一种3d堆叠的半导体器件，包括：

4、多个晶体管，分布于不同层沿着垂直衬底方向堆叠；

5、字线，贯穿所述不同层的所述多个晶体管；

6、所述晶体管包括环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；

7、位线，主体沿平行于所述衬底的第一方向延伸且与所述半导体层接触；所述位线与所述半导体层的接触面的第一宽度与所述半导体层的第二宽度的比值小于等于0.6，所述第一宽度为所述接触面的外轮廓沿所述位线的延伸方向的最大距离，所述第二宽度为所述半导体层的外轮廓沿所述位线的延伸方向的最大距离。

8、在一示例性实施例中，所述第一宽度与所述第二宽度的比值大于等于0.25小于等于0.5。

9、在一示例性实施例中，在平行于所述衬底的平面上，所述半导体层的正投影为圆环形，所述位线的正投影为长条形，所述长条形位线中与所述半导体层接触区域具有凹陷。

10、在一示例性实施例中，在平行于所述衬底的平面上，所述位线的正投影包括沿所述第一方向延伸的第一投影部和与所述第一投影部连接的沿第二方向延伸的第二投影部，所述第二投影部与所述半导体层的正投影接触，所述第二方向与所述第一方向交叉。

11、在一示例性实施例中，所述第一方向和第二方向垂直。

12、在一示例性实施例中，所述多个晶体管的多个半导体层连接形成一体式结构。

13、在一示例性实施例中，所述多个晶体管的多个半导体层在所述字线延伸的方向上间隔设置。

14、在一示例性实施例中，同层且相邻的两列晶体管的半导体层连接到同一位线。

15、在一示例性实施例中，所述位线的两侧分别与同层同行的两个晶体管的半导体层的接触，且所述位线的两侧与所述半导体层的接触区域为凹陷，且两侧的所述凹陷镜像分布。

16、本公开实施例提供一种电子设备，包括上述任一实施例所述的3d堆叠的半导体器件。

17、本公开实施例提供一种3d堆叠半导体器件的制造方法，所述3d堆叠的半导体器件包括多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述多个晶体管；

18、所述3d存储器的制造方法包括：

19、提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和第一导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括预设电极图形；

20、刻蚀所述堆叠结构以形成在垂直于所述衬底的方向上贯穿所述堆叠结构的导电层的通孔，所述通孔使得所述预设电极图形形成彼此分离的第一电极和位线，所述通孔的侧壁露出所述第一电极和位线，且所述位线主体沿平行于所述衬底的第一方向延伸；

21、在所述通孔内依次沉积半导体薄膜、栅绝缘薄膜，依次形成所述多个所述晶体管的半导体层、栅极绝缘层，所述半导体层与所述第一电极和所述位线接触；所述位线与所述半导体层的接触面的第一宽度与所述半导体层的第二宽度的比值小于等于0.6，所述第一宽度为所述接触面沿所述位线的延伸方向的最大距离，所述第二宽度为所述半导体层沿所述位线的延伸方向的最大距离；

22、在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线。

23、在一示例性实施例中，所述位线仅沿平行于所述衬底的第一方向延伸；在平行于所述衬底的平面上，所述通孔的正投影为圆形。

24、本公开实施例包括一种3d堆叠的半导体器件及其制造方法、电子设备，3d堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的多个晶体管；晶体管包括环绕所述字线侧壁的半导体层，设置在字线的侧壁和所述半导体层之间的栅极绝缘层；位线，主体沿平行于衬底的第一方向延伸且与半导体层接触；位线与所述半导体层的接触面的第一宽度与所述半导体层的第二宽度的比值小于等于0.6，第一宽度为所述接触面沿所述位线的延伸方向的最大距离，第二宽度为所述半导体层沿所述位线的延伸方向的最大距离。本实施例中，通过控制所述位线和半导体层的接触面的宽度，可以降低位线和字线之间的寄生电容，降低对读出信号的干扰。

25、本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。

26、在阅读并理解了附图和详细描述后，可以明白其他方面。

技术特征：

1.一种3d堆叠的半导体器件，其特征在于，包括：

2.根据权利要求1所述的3d堆叠的半导体器件，其特征在于，所述第一宽度与所述第二宽度的比值大于等于0.25小于等于0.5。

3.根据权利要求1所述的3d堆叠的半导体器件，其特征在于，在平行于所述衬底的平面上，所述半导体层的正投影为圆环形，所述位线的正投影为长条形，所述长条形位线中与所述半导体层接触区域具有凹陷。

4.根据权利要求1所述的3d堆叠的半导体器件，其特征在于，在平行于所述衬底的平面上，所述位线的正投影包括沿所述第一方向延伸的第一投影部和与所述第一投影部连接的沿第二方向延伸的第二投影部，所述第二投影部与所述半导体层的正投影接触，所述第二方向与所述第一方向交叉。

5.根据权利要求4所述的3d堆叠的半导体器件，其特征在于，所述第一方向和所述第二方向垂直。

6.根据权利要求1至5任一所述的3d堆叠的半导体器件，其特征在于，所述多个晶体管的多个半导体层连接形成一体式结构。

7.根据权利要求1至5任一所述的3d堆叠的半导体器件，其特征在于，

8.根据权利要求1至5任一所述的3d堆叠的半导体器件，其特征在于，同层且相邻的两列晶体管的半导体层连接到同一位线。

9.根据权利要求1至5任一所述的3d堆叠的半导体器件，其特征在于，所述位线的两侧分别与同层同行的两个晶体管的半导体层的接触，且所述位线的两侧与所述半导体层的接触区域为凹陷，且两侧的所述凹陷镜像分布。

10.一种电子设备，其特征在于，包括如权利要求1至9任一所述的3d堆叠的半导体器件。

11.一种3d堆叠半导体器件的制造方法，其特征在于，所述3d堆叠的半导体器件包括多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述多个晶体管；

12.根据权利要求11所述的3d堆叠半导体器件的制造方法，其特征在于，所述位线仅沿平行于所述衬底的第一方向延伸；在平行于所述衬底的平面上，所述通孔的正投影为圆形。

技术总结一种3D堆叠的半导体器件及其制造方法、电子设备，3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的多个晶体管；晶体管包括环绕所述字线侧壁的半导体层，设置在字线的侧壁和所述半导体层之间的栅极绝缘层；位线，主体沿平行于衬底的第一方向延伸且与半导体层接触；位线与半导体层的接触面的第一宽度与所述半导体层的第二宽度的比值小于等于0.6，第一宽度为所述接触面的外轮廓沿所述位线的延伸方向的最大距离，第二宽度为所述半导体层的外轮廓沿所述位线的延伸方向的最大距离。本实施例中，通过控制位线和半导体层的接触面的宽度，可以降低位线和字线之间的寄生电容，降低对读出信号的干扰。技术研发人员：桂文华,戴瑾,王桂磊,艾学正,王祥升,毛淑娟受保护的技术使用者：北京超弦存储器研究院技术研发日：技术公布日：2024/9/12