栅极驱动电路及其驱动方法、显示面板与流程

本发明涉及显示，尤其涉及一种栅极驱动电路及其驱动方法、显示面板。

背景技术：

1、随着显示技术的不断发展，有机发光二极管的显示面板的应用范围越来越广泛，人们对显示面板的要求也越来越高。

2、但目前的有机发光显示产品存在显示异常的情况，显示产品的显示效果有待提升。

技术实现思路

1、本发明提供了一种栅极驱动电路及其驱动方法、显示面板，以提升显示面板的显示效果。

2、根据本发明的一方面，提供了一种栅极驱动电路，栅极驱动电路包括：

3、输入模块和第一输出模块，所述输入模块与所述第一输出模块的第一控制端连接于第一节点，所述输入模块用于响应第一时钟信号控制输入信号传输至所述第一节点；所述第一输出模块基于所述第一节点的电位控制第一电压信号的输出；

4、第一控制模块和第二输出模块，所述第一控制模块与所述第二输出模块的第一控制端连接于第二节点，所述第一控制模块至少基于所述第一时钟信号控制所述第二节点的电位，所述第二输出模块基于所述第二节点的电位控制第二电压信号的输出。

5、可选地，所述第一控制模块基于所述输入信号、第二电压信号和所述第一时钟信号控制所述第二节点的电位；

6、优选的，所述第一控制模块用于在所述输入信号由第一电平跳变为第二电平后，当所述第一时钟信号由第二电平跳变为第一电平时，控制所述第二节点的电位为第一电平，以使所述第二输出模块导通并输出所述第二电压信号；

7、优选的，所述第一电平与所述第一电压信号相同，所述第二电平与所述第二电压信号相同；

8、优选的，所述第一电压信号大于所述第二电压信号。

9、可选地，栅极驱动电路还包括：

10、第二控制模块，所述第二控制模块与所述第一节点电连接，在所述第一输出模块输出所述第一电压信号的期间，所述第二控制模块至少基于所述第一时钟信号稳定维持所述第一节点的电位；

11、优选的，在所述第一输出模块输出所述第一电压信号的期间，所述第一节点的电位的绝对值大于所述输入信号的有效电平的绝对值；

12、优选的，在所述第一输出模块输出所述第一电压信号的期间，所述第一节点的电位大于所述输入信号的有效电平；

13、优选的，所述第二控制模块用于根据所述第一时钟信号、第二时钟信号和所述输入信号，基于所述第二时钟信号的第二电平向第一电平的跳变，对所述第一节点的电位进行耦合控制，使所述第一输出模块输出所述第一电压信号；

14、优选的，所述第二时钟信号的波形与所述第一时钟信号的波形相同；

15、优选的，所述第二时钟信号的周期与所述第一时钟信号的周期相同；

16、优选的，所述第二时钟信号的波形相对于所述第一时钟信号的波形延迟；

17、优选的，所述第二时钟信号的波形比所述第一时钟信号的波形晚半个所述周期；

18、优选的，所述第一时钟信号中有效电平的时长小于或等于半个所述周期；

19、优选的，所述第二时钟信号中有效电平的时长小于或等于半个所述周期；

20、优选的，所述第二控制模块用于在所述第一时钟信号为第一电平时，将所述输入信号的第一电平向所述第二控制模块的第三节点传输，以及在所述第二时钟信号由第二电平跳变为第一电平时，对所述第三节点的电位进行耦合，并将耦合后的电位向所述第一节点传输。

21、可选地，所述第二控制模块包括：输入单元、第一控制单元、耦合单元和开关单元；

22、所述输入单元的控制端与所述第一时钟信号连接，所述输入单元的第一端接入所述输入信号，所述输入单元的第二端与所述第三节点连接，所述输入单元用于在所述第一时钟信号为第一电平时，将所述输入信号的第一电平向所述第三节点传输；

23、所述第一控制单元的控制端与所述第三节点连接，所述第一控制单元的第一端接入所述第二时钟信号，所述第一控制单元的第二端与所述耦合单元的第二端连接于第四节点，所述耦合单元的第一端连接所述第三节点，所述第一控制单元用于在所述第二时钟信号由第二电平跳变为第一电平时，对所述第三节点的电位进行耦合；

24、所述开关单元的控制端和所述开关单元的第一端均与所述第三节点连接，所述开关单元的第二端与所述第一节点连接，所述开关单元用于在所述第一节点与所述第三节点的电位差满足所述开关单元的导通条件时，将所述第三节点耦合后的电位向所述第一节点传输；

25、优选的，所述输入单元包括第八晶体管和第九晶体管，所述第八晶体管的控制极接入所述第一时钟信号，所述第八晶体管的第一极接入所述输入信号，所述第九晶体管的控制极接入所述第一电压信号，所述第九晶体管的第一极与所述第八晶体管的第二极电连接至第七节点，所述第九晶体管的第二极与所述第三节点电连接；

26、优选的，所述第一控制单元包括第十晶体管，所述第十晶体管的控制极与所述第三节点电连接，所述第十晶体管的第一极接入所述第二时钟信号，所述第十晶体管的第二极与所述耦合单元的第二端连接至第四节点；

27、优选的，所述耦合单元包括第三电容，所述第三电容的第一极为所述耦合单元的第一端，所述第三电容的第二极为所述耦合单元的第二端；

28、优选的，所述开关单元包括第十一晶体管，所述第十一晶体管的控制极与所述第三节点电连接，所述第十一晶体管的第一极与所述第三节点电连接，所述第十一晶体管的第二极与所述第一节点电连接；

29、优选的，所述第二控制模块还包括第二控制单元，所述第二控制单元的控制端与所述第二节点连接，所述第二控制单元的第一端接入所述第二电压信号，所述第二控制单元的第二端与所述耦合单元的第二端连接至第四节点，所述第二控制单元用于在所述第二节点的电位为第一电平时，将所述第二电压信号传输至所述第四节点；

30、优选的，所述第二控制单元包括第十二晶体管，所述第十二晶体管的控制极与所述第二节点电连接，所述第十二晶体管的第一极接入所述第二电压信号，所述第十二晶体管的第二极与所述耦合单元的第二端连接至第四节点。

31、可选地，所述第一输出模块包括第二控制端，所述第一输出模块的第二控制端连接第三电压信号，所述第一输出模块的第一端接入所述第一电压信号，所述第一输出模块的第二端连接所述栅极驱动电路的输出端；

32、优选的，所述第一输出模块包括第一双栅晶体管；

33、所述第一双栅晶体管的第一栅极与所述第一节点连接，所述第一双栅晶体管的第二栅极接入所述第三电压信号，所述第一双栅晶体管的第一极接入所述第一电压信号，所述第一双栅晶体管的第二极连接所述栅极驱动电路的输出端；

34、所述第二输出模块包括第二双栅晶体管；

35、所述第二双栅晶体管的第一栅极与所述第二节点连接，所述第二双栅晶体管的第二栅极接入所述第三电压信号，所述第二双栅晶体管的第一极接入所述第二电压信号，所述第二双栅晶体管的第二极连接所述栅极驱动电路的输出端；

36、优选的，所述第三电压信号小于所述第二电压信号。

37、可选地，所述栅极驱动电路还包括调节模块；

38、所述调节模块的第一端接入所述第三电压信号，所述调节模块的第二端与所述第一输出模块的第二控制端连接至第八节点，所述调节模块的第三端接入第一控制信号，所述调节模块的第四端接入所述第一时钟信号，所述调节模块的第五端接入第二时钟信号；所述调节模块用于响应所述第一控制信号，基于所述第二时钟信号调节所述第八节点的电压，和/或，所述调节模块用于响应所述第一时钟信号，基于所述第三电压信号调节所述第八节点的电压；

39、优选的，所述第一控制信号与所述第一节点的电位相同。

40、可选地，所述调节模块包括第三晶体管、第四晶体管和第一电容；

41、所述第三晶体管的控制极接入所述第一时钟信号，所述第三晶体管的第一极接入所述第三电压信号，所述第三晶体管的第二极与所述第八节点连接；

42、所述第四晶体管的控制极接入所述第一控制信号，所述第四晶体管的第一极接入第二时钟信号，所述第四晶体管的第二极与所述第一电容的第一极连接，所述第一电容的第二极与所述第八节点连接。

43、可选地，栅极驱动电路还包括：

44、节点互控模块，分别与所述第一节点和所述第二节点连接，用于响应所述第一节点的电位，将所述第二电压信号传输至所述第二节点；

45、优选的，所述节点互控模块包括第十三晶体管，所述第十三晶体管的控制极与所述第一节点连接，所述第十三晶体管的第一极接入第二电压信号，所述第十三晶体管的第二极与所述第二节点连接。

46、可选地，所述输入模块包括第五晶体管；

47、所述第五晶体管的控制极接入所述第一时钟信号，所述第五晶体管的第一极接入所述输入信号，所述第五晶体管的第二极与所述第一节点连接；

48、优选的，所述第一控制模块包括第六晶体管、第七晶体管和第二电容；

49、所述第六晶体管的控制极接入所述输入信号，所述第六晶体管的第一极接入所述第二电压信号，所述第六晶体管的第二极与所述第七晶体管的控制极连接至第六节点，所述第七晶体管的第一极接入所述第一时钟信号，所述第七晶体管的第二极与所述第二节点连接；

50、所述第二电容连接于所述第七晶体管的控制极与所述第七晶体管的第一极之间；

51、优选的，所述栅极驱动电路还包括保护模块，所述保护模块连接于所述输入模块和所述第一节点之间，所述保护模块的控制端接入第一电压信号；

52、优选的，所述保护模块包括第十四晶体管，所述第十四晶体管的第一极与所述第一节点连接，所述第十四晶体管的第二极与所述输入模块连接于第五节点，所述第十四晶体管的控制极接入第一电压信号；

53、优选的，所述栅极驱动电路还包括维持模块，所述维持模块的第一端与所述第二节点连接，所述维持模块的第二端接入所述第二电压信号，所述维持模块用于维持所述第二节点的电位；

54、优选的，所述维持模块包括第四电容，所述第四电容的第一极与所述第二节点电连接，所述第四电容的第二极接入所述第二电压信号。

55、根据本发明的另一方面，提供了一种栅极驱动电路，栅极驱动电路包括：

56、第二控制模块和第一输出模块，所述第二控制模块与所述第一输出模块的第一控制端连接于第一节点，所述第二控制模块至少基于第一时钟信号控制所述第一节点的电位；所述第一输出模块基于所述第一节点的电位控制第一电压信号的输出；

57、第一控制模块和第二输出模块，所述第一控制模块与所述第二输出模块的第一控制端连接于第二节点，所述第一控制模块至少基于所述第一时钟信号控制所述第二节点的电位，所述第二输出模块基于所述第二节点的电位控制第二电压信号的输出。

58、可选地，在所述第一输出模块输出所述第一电压信号的期间，所述第二控制模块至少基于所述第一时钟信号稳定维持所述第一节点的电位；

59、优选的，栅极驱动电路还包括：

60、输入模块，所述输入模块与所述第一节点连接，所述输入模块用于响应所述第一时钟信号控制输入信号传输至所述第一节点；

61、优选的，在所述第一输出模块输出所述第一电压信号的期间，所述第一节点的电位的绝对值大于所述输入信号的有效电平的绝对值；

62、优选的，在所述第一输出模块输出所述第一电压信号的期间，所述第一节点的电位大于所述输入信号的有效电平；

63、优选的，所述第二控制模块用于根据所述第一时钟信号、第二时钟信号和所述输入信号，基于所述第二时钟信号的第二电平向第一电平的跳变，对所述第一节点的电位进行耦合控制，使所述第一输出模块输出所述第一电压信号；

64、优选的，所述第二控制模块用于在所述第一时钟信号为第一电平时，将所述输入信号的第一电平向所述第二控制模块的第三节点传输，以及在所述第二时钟信号由第二电平跳变为第一电平时，对所述第三节点的电位进行耦合，并将耦合后的电位向所述第一节点传输；

65、优选的，所述第二时钟信号的波形与所述第一时钟信号的波形相同；

66、优选的，所述第二时钟信号的周期与所述第一时钟信号的周期相同；

67、优选的，所述第二时钟信号的波形相对于所述第一时钟信号的波形延迟；

68、优选的，所述第二时钟信号的波形比所述第一时钟信号的波形晚半个所述周期；

69、优选的，所述第一时钟信号中有效电平的时长小于或等于半个所述周期；

70、优选的，所述第二时钟信号中有效电平的时长小于或等于半个所述周期。

71、可选地，所述第一控制模块基于输入信号、第二电压信号和所述第一时钟信号控制所述第二节点的电位；

72、优选的，所述第一控制模块用于在所述输入信号由第一电平跳变为第二电平后，当所述第一时钟信号由第二电平跳变为第一电平时，控制所述第二节点的电位为第一电平，以使所述第二输出模块导通并输出所述第二电压信号；

73、优选的，所述第一电平与所述第一电压信号相同，所述第二电平与所述第二电压信号相同；

74、优选的，所述第一电压信号大于所述第二电压信号。

75、可选地，所述第二控制模块包括：输入单元、第一控制单元、耦合单元和开关单元；

76、所述输入单元的控制端与所述第一时钟信号连接，所述输入单元的第一端接入输入信号，所述输入单元的第二端与第三节点连接，所述输入单元用于在所述第一时钟信号为第一电平时，将所述输入信号的第一电平向所述第三节点传输；

77、所述第一控制单元的控制端与所述第三节点连接，所述第一控制单元的第一端接入第二时钟信号，所述第一控制单元的第二端与所述耦合单元的第二端连接于第四节点，所述耦合单元的第一端连接所述第三节点，所述第一控制单元用于在所述第二时钟信号由第二电平跳变为第一电平时，对所述第三节点的电位进行耦合；

78、所述开关单元的控制端和所述开关单元的第一端均与所述第三节点连接，所述开关单元的第二端与所述第一节点连接，所述开关单元用于在所述第一节点与所述第三节点的电位差满足所述开关单元的导通条件时，将所述第三节点耦合后的电位向所述第一节点传输；

79、优选的，所述输入单元包括第八晶体管和第九晶体管，所述第八晶体管的控制极接入所述第一时钟信号，所述第八晶体管的第一极接入所述输入信号，所述第九晶体管的控制极接入所述第一电压信号，所述第九晶体管的第一极与所述第八晶体管的第二极电连接至第七节点，所述第九晶体管的第二极与所述第三节点电连接；

80、优选的，所述第一控制单元包括第十晶体管，所述第十晶体管的控制极与所述第三节点电连接，所述第十晶体管的第一极接入所述第二时钟信号，所述第十晶体管的第二极与所述耦合单元的第二端连接至第四节点；

81、优选的，所述耦合单元包括第三电容，所述第三电容的第一极为所述耦合单元的第一端，所述第三电容的第二极为所述耦合单元的第二端；

82、优选的，所述开关单元包括第十一晶体管，所述第十一晶体管的控制极与所述第三节点电连接，所述第十一晶体管的第一极与所述第三节点电连接，所述第十一晶体管的第二极与所述第一节点电连接；

83、优选的，所述第二控制模块还包括第二控制单元，所述第二控制单元的控制端与所述第二节点连接，所述第二控制单元的第一端接入所述第二电压信号，所述第二控制单元的第二端与所述耦合单元的第二端连接至第四节点，所述第二控制单元用于在所述第二节点的电位为第一电平时，将所述第二电压信号传输至所述第四节点；

84、优选的，所述第二控制单元包括第十二晶体管，所述第十二晶体管的控制极与所述第二节点电连接，所述第十二晶体管的第一极接入所述第二电压信号，所述第十二晶体管的第二极与所述耦合单元的第二端连接至第四节点。

85、可选地，所述第一输出模块包括第二控制端，所述第一输出模块的第二控制端连接第三电压信号，所述第一输出模块的第一端接入所述第一电压信号，所述第一输出模块的第二端连接所述栅极驱动电路的输出端；

86、优选的，所述第一输出模块包括第一双栅晶体管；

87、所述第一双栅晶体管的第一栅极与所述第一节点连接，所述第一双栅晶体管的第二栅极接入所述第三电压信号，所述第一双栅晶体管的第一极接入所述第一电压信号，所述第一双栅晶体管的第二极连接所述栅极驱动电路的输出端；

88、所述第二输出模块包括第二双栅晶体管；

89、所述第二双栅晶体管的第一栅极与所述第二节点连接，所述第二双栅晶体管的第二栅极接入所述第三电压信号，所述第二双栅晶体管的第一极接入所述第二电压信号，所述第二双栅晶体管的第二极连接所述栅极驱动电路的输出端；

90、优选的，所述第三电压信号小于所述第二电压信号。

91、可选地，所述栅极驱动电路还包括调节模块；

92、所述调节模块的第一端接入所述第三电压信号，所述调节模块的第二端与所述第一输出模块的第二控制端连接至第八节点，所述调节模块的第三端接入第一控制信号，所述调节模块的第四端接入所述第一时钟信号，所述调节模块的第五端接入第二时钟信号；所述调节模块用于响应所述第一控制信号，基于所述第二时钟信号调节所述第八节点的电压，和/或，所述调节模块用于响应所述第一时钟信号，基于所述第三电压信号调节所述第八节点的电压；

93、优选的，所述第一控制信号与所述第一节点的电位相同。

94、可选地，所述调节模块包括第三晶体管、第四晶体管和第一电容；

95、所述第三晶体管的控制极接入所述第一时钟信号，所述第三晶体管的第一极接入所述第三电压信号，所述第三晶体管的第二极与所述第八节点连接；

96、所述第四晶体管的控制极接入所述第一控制信号，所述第四晶体管的第一极接入第二时钟信号，所述第四晶体管的第二极与所述第一电容的第一极连接，所述第一电容的第二极与所述第八节点连接。

97、可选地，栅极驱动电路还包括：

98、节点互控模块，分别与所述第一节点和所述第二节点连接，用于响应所述第一节点的电位，将所述第二电压信号传输至所述第二节点；

99、优选的，所述节点互控模块包括第十三晶体管，所述第十三晶体管的控制极与所述第一节点连接，所述第十三晶体管的第一极接入第二电压信号，所述第十三晶体管的第二极与所述第二节点连接。

100、可选地，所述输入模块包括第五晶体管；

101、所述第五晶体管的控制极接入所述第一时钟信号，所述第五晶体管的第一极接入所述输入信号，所述第五晶体管的第二极与所述第一节点连接；

102、优选的，所述第一控制模块包括第六晶体管、第七晶体管和第二电容；

103、所述第六晶体管的控制极接入所述输入信号，所述第六晶体管的第一极接入所述第二电压信号，所述第六晶体管的第二极与所述第七晶体管的控制极连接至第六节点，所述第七晶体管的第一极接入所述第一时钟信号，所述第七晶体管的第二极与所述第二节点连接；

104、所述第二电容连接于所述第七晶体管的控制极与所述第七晶体管的第一极之间；

105、优选的，所述栅极驱动电路还包括保护模块，所述保护模块连接于所述输入模块和所述第一节点之间，所述保护模块的控制端接入第一电压信号；

106、优选的，所述保护模块包括第十四晶体管，所述第十四晶体管的第一极与所述第一节点连接，所述第十四晶体管的第二极与所述输入模块连接于第五节点，所述第十四晶体管的控制极接入第一电压信号；

107、优选的，所述栅极驱动电路还包括维持模块，所述维持模块的第一端与所述第二节点连接，所述维持模块的第二端接入所述第二电压信号，所述维持模块用于维持所述第二节点的电位；

108、优选的，所述维持模块包括第四电容，所述第四电容的第一极与所述第二节点电连接，所述第四电容的第二极接入所述第二电压信号。

109、根据本发明的另一方面，提供了一种栅极驱动电路的驱动方法，用于驱动本发明任一实施例所述的栅极驱动电路；

110、所述驱动方法包括：

111、输入模块响应第一时钟信号控制输入信号传输至第一节点，第一控制模块至少基于所述第一时钟信号关闭；第二输出模块响应第二节点的电位关闭，第一输出模块基于所述第一节点的电位控制第一电压信号的输出；

112、所述输入模块响应第一时钟信号控制输入信号传输至所述第一节点，所述第一控制模块至少基于所述第一时钟信号向所述第二节点传输有效电平；所述第一输出模块响应所述第一节点的电位关闭，所述第二输出模块基于所述第二节点的电位控制第二电压信号的输出。

113、根据本发明的另一方面，提供了一种栅极驱动电路的驱动方法，用于驱动本发明任一实施例所述的栅极驱动电路；

114、所述驱动方法包括：

115、第二控制模块至少基于第一时钟信号调整第一节点的电位，第一控制模块至少基于所述第一时钟信号关闭；第二输出模块响应第二节点的电位关闭，第一输出模块基于所述第一节点的电位控制第一电压信号的输出；

116、所述第一控制模块至少基于所述第一时钟信号向所述第二节点传输有效电平，所述第二控制模块至少基于所述第一时钟信号关闭；所述第一输出模块响应所述第一节点的电位关闭，所述第二输出模块基于所述第二节点的电位控制第二电压信号的输出。

117、根据本发明的另一方面，提供了一种显示面板，该显示面板包括多个级联连接的栅极驱动电路，所述栅极驱动电路为本发明任一实施例所述的栅极驱动电路。

118、可选地，所述显示面板还包括多个像素电路，多个所述像素电路阵列排布；

119、每一级所述栅极驱动电路连接至少一行所述像素电路；

120、优选的，每一级所述栅极驱动电路连接一行所述像素电路。

121、本发明实施例的技术方案，输入模块可以响应第一时钟信号将输入信号传输至第一节点，控制第一输出模块的导通或关断，第一输出模块可以于在导通时输出第一电压信号。第一控制模块可以基于第一时钟信号控制第二节点的电位，从而控制第二输出模块的导通或关断。因此，第一节点和第二节点的电位均可基于第一时钟信号进行控制，在基于第一时钟信号控制第一输出模块关断后，可以基于第一时钟信号控制第二输出模块立刻导通，从而输出第二电压信号。如此，避免了第一输出模块和第二输出模块同时关断的情况，即在输出有效电平达到需要的时长之后，可以立刻输出无效电平，避免栅极驱动电路输出的栅极驱动信号出现浮动，保证了栅极驱动信号的稳定性，可以可靠、稳定地控制像素电路中晶体管的导通时序，从而准确控制像素电路的驱动电流，使得发光元件的发光亮度更接近目标亮度，进而使得显示面板稳定、准确的显示画面，有利于提升显示面板的显示效果。

122、应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。