多核异构系统芯片及其故障自检控制方法、装置和设备与流程

本技术涉及芯片测试，特别是涉及多核异构系统芯片及其故障自检控制方法、装置和设备。

背景技术：

1、功能安全(functional safety)是车规级产品的主要要求之一，为了实现功能安全相应的等级(asil)要求，车规芯片内部会集成很多安全机制，这些安全机制检测故障并报告故障的发生，避免潜伏故障引起功能的失效。为了实现功能安全的目标，车载软件会对芯片的安全机制做上电自检，以保证上电周期内芯片安全机制的有效，从而避免潜伏故障。

2、传统的安全机制自检通常在同一个硬件域内完成。对于包含多个硬件域的系统芯片，每个硬件域分别进行自检，通常的做法是每个硬件域设独立的自检控制和故障监控核，或者是通过域间通信机制，但这两种方法都需要使用额外的硬件资源，导致硬件成本的增加和芯片系统资源的增加。

技术实现思路

1、为了解决现有技术中存在的至少一个问题，本技术的目的在于提供多核异构系统芯片及其故障自检控制方法、装置和设备，能够实现多核异构系统芯片的多个硬件域故障自检的集中控制，而不增置多个故障管理核，也不需使用核间通信资源，有效节省了芯片系统资源，并降低了硬件成本。

2、为实现上述目的，本技术提供的多核异构系统芯片的故障自检控制方法，应用于多核异构系统芯片；所述系统芯片被配置有具有故障自检控制需求的多个硬件域，其中包括一个被配置有故障管理核的第一硬件域和至少一个第二硬件域；所述故障管理核被配置有用于故障自检控制的多个寄存器；所述方法包括，

3、所述多个硬件域启动后，所述第一硬件域的第一cpu将所述故障管理核的自检状态控制寄存器，标识为第一自检执行状态，并控制所述第一硬件域的第一功能安全核进行第一自检；

4、所述第一自检完成后，所述第一cpu将第一自检结果写入所述故障管理核的第一故障状态寄存器，并将所述自检状态控制寄存器标识为第一自检结束状态；

5、轮询确定所述自检状态控制寄存器被标识为第一自检结束状态后，所述第二硬件域的第二cpu将所述自检状态控制寄存器标识为第二自检执行状态，并控制所述第二硬件域的第二功能安全核进行第二自检；

6、所述第二自检完成后，所述第二cpu将第二自检结果写入所述故障管理核的第二故障状态寄存器，并将所述自检状态控制寄存器标识为第二自检结束状态；

7、轮询确定所述自检状态控制寄存器被标识为全部第二硬件域处于所述第二自检结束状态后，所述第一cpu基于所述第一自检结果和所述第二自检结果确定故障处理执行状态，对所述故障管理核的故障响应寄存器进行标识。

8、进一步地，所述系统芯片中的第二硬件域的个数为至少两个；所述方法还包括，

9、所述自检状态控制寄存器被预配置有多个自检状态标识位；所述多个自检状态标识位，与所述多个硬件域一一对应，用于标识出对应硬件域的自检执行状态或自检结束状态。

10、更进一步地，所述方法还包括，

11、响应于本次启动后还未进行第二自检的一个第二硬件域的第二cpu轮询确定所述自检状态控制寄存器被标识为第一自检结束状态，且任一第二硬件域均未被标识为所述自检执行状态，则该第二cpu控制对应的第二功能安全核进行所述第二自检；

12、以此直至所述系统芯片中全部的第二功能安全核完成所述第二自检。

13、进一步地，所述方法还包括，

14、在所述第一自检的过程中，所述第二硬件域的第二cpu进入轮询等待状态，直至对应的第二硬件域开始所述第二自检；在所述轮询等待状态中，所述第二cpu轮询确定是否被标识为所述第一自检结束状态，以及每一个第二硬件域是否被标识为所述自检执行状态。

15、进一步地，所述方法还包括，

16、所述第一硬件域启动后，所述第一cpu控制所述故障管理核中的所述多个寄存器初始化，并控制所述第二cpu启动；

17、其中，所述多个寄存器，包括，所述自检状态控制寄存器、所述第一故障状态寄存器、所述第二故障状态寄存器和所述故障响应寄存器。

18、进一步地，所述将所述故障管理核的自检状态控制寄存器，标识为第一自检执行状态的步骤后，所述方法还包括，

19、所述第一cpu控制所述故障管理核自检使能；

20、所述第一cpu将第一故障数据写入所述故障管理核的第一故障注入寄存器，以使所述第一功能安全核基于所述第一故障数据进行所述第一自检。

21、进一步地，所述将所述自检状态控制寄存器标识为第二自检执行状态的步骤后，所述方法包括，

22、所述第二cpu控制所述故障管理核自检使能；

23、所述第二cpu将第二故障数据写入所述故障管理核的第二故障注入寄存器，以使所述第二功能安全核基于所述第二故障数据进行所述第二自检。

24、为实现上述目的，本技术还提供的多核异构系统芯片的故障自检控制装置，应用于多核异构系统芯片；所述系统芯片被配置有具有故障自检控制需求的多个硬件域，其中包括一个被配置有故障管理核的第一硬件域和至少一个第二硬件域；所述故障管理核被配置有用于故障自检控制的多个寄存器；所述装置包括，

25、第一硬件域自检模块，用于在所述多个硬件域启动后，通过所述第一硬件域的第一cpu将所述故障管理核的自检状态控制寄存器，标识为第一自检执行状态，并控制所述第一硬件域的第一功能安全核进行第一自检；并用于在所述第一自检完成后，通过所述第一cpu将第一自检结果写入第一故障状态寄存器，并将自检状态控制寄存器标识为第一自检结束状态；

26、第二硬件域自检模块，用于通过所述第二硬件域的第二cpu轮询确定所述自检状态控制寄存器被标识为第一自检结束状态后，将所述自检状态控制寄存器标识为第二自检执行状态，并控制所述第二硬件域的第二功能安全核进行第二自检；并用于在所述第二自检完成后，通过所述第二cpu将第二自检结果写入第二故障状态寄存器，并将所述自检状态控制寄存器标识为第二自检结束状态；

27、故障响应控制模块，用于通过所述第一cpu轮询确定所述自检状态控制寄存器被标识为全部第二硬件域处于所述第二自检结束状态后，基于所述第一自检结果和所述第二自检结果，确定故障处理执行状态，对所述故障管理核的故障响应寄存器进行标识。

28、为实现上述目的，本技术还提供的多核异构系统芯片，包括，

29、如上所述的多核异构系统芯片的故障自检控制装置；

30、和，具有故障自检控制需求的多个硬件域，其中包括，

31、第一硬件域，被配置有第一cpu、第一功能安全核和被配置有用于故障自检控制的多个寄存器的故障管理核；

32、以及，至少一个第二硬件域，分别被配置有对应的第二cpu和第二功能安全核。

33、为实现上述目的，本技术还提供的电子设备，包括存储器和处理器，所述存储器中存储有计算机指令，所述处理器被设置为运行所述指令以执行如上所述的多核异构系统芯片的故障自检控制方法。

34、本技术提供的多核异构系统芯片及其故障自检控制方法、装置和设备，在多个硬件域启动后，通过第一cpu将自检状态控制寄存器，标识为第一自检执行状态，并控制第一功能安全核进行第一自检；并在第一自检完成后，通过第一cpu将第一自检结果写入第一故障状态寄存器，将自检状态控制寄存器标识为第一自检结束状态；以及通过第二cpu将自检状态控制寄存器标识为第二自检执行状态，控制第二功能安全核进行第二自检；并在第二自检完成后，通过第二cpu将第二自检结果写入第二故障状态寄存器，将自检状态控制寄存器标识为第二自检结束状态；以及通过第一cpu基于第一自检结果和第二自检结果确定故障处理执行状态，对故障响应寄存器进行标识。由此，能够实现多核异构系统芯片的多个硬件域故障自检的集中控制，而不增置多个故障管理核，也不需使用核间通信资源，有效节省了芯片系统资源，并降低了硬件成本。

35、本技术的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术而了解。