FPGA时间数字转换器

本发明涉及时间测量，具体地，涉及一种fpga时间数字转换器。

背景技术：

1、时间数字转换器(time-to-digital converters，tdc)用于将时间信号转换为数字信号，作为测量时间的基本手段，能够在科学研究和工程技术中提供必要的时间信息。基于现场可编程门阵列(field programmable gate array，fpga)实现的tdc具有开发周期短、开发成本低的优势，近些年随着fpga从制造工艺、技术到开发工具的不断发展，fpga-tdc在性能方面不断提升，吸引了众多的研究。

2、fpga-tdc常用架构为粗计数与细计数相结合的架构，粗计数直接使用周期计数器记录系统时钟信号的周期，细计数使用抽头延迟链对系统时钟信号的周期直接进行内插。通过减小fpga-tdc中延迟单元的延迟，可以在细计数阶段构建更精细的延迟链对时钟周期进行内插。目前，细计数通常直接利用抽头延迟链对系统时钟周期进行单次内插，以减小fpga-tdc中延迟单元的延迟。但是，由于抽头延迟链的长度与延迟单元的数量成正比关系，因此，延迟单元越多时，构建的抽头延迟链越长，会导致延迟单元的非线性积累变多，造成系统线性度恶化，且较长的抽头延迟链也会导致tdc中的其他模块(例如温度计码编码器等)的规模增大，增加逻辑资源的消耗。

技术实现思路

1、(一)要解决的技术问题

2、本发明提供一种fpga时间数字转换器，用于至少部分解决上述技术问题之一。

3、(二)技术方案

4、本发明一方面提供一种fpga时间数字转换器，包括：粗计数层，用于记录启动信号发生时的系统时钟周期个数；细计数层，由一次时间内插模块以及二次时间内插模块构成，用于对系统时钟内插；其中，一次时间内插模块用于基于多个不同相位的内插时钟信号对系统时钟周期进行内插，确定一次内插信号和第一内插结果；二次时间内插模块用于对启动信号和内插时钟信号间的时间间隔进行内插，确定第二内插结果和细计数有效信号；处理器，用于计算得到量化后的时间信号。

5、可选地，启动信号是初始时间信号经过信号保持电路产生的。

6、可选地，粗计数层包括：第一同步器，用于对系统时钟信号和启动信号进行同步，确定粗计数有效信号enc；周期计数器，用于记录启动信号发生时的系统时钟周期个数。

7、可选地，一次时间内插模块包括：混合模式时钟管理器，用于基于参考时钟生成多个内插时钟信号；第二同步器，由多个第一d触发器构成，用于启动信号与相应的内插时钟信号的上升沿，生成多个同步信号；编码器，用于对所述多个同步信号进行编码，得到第一内插结果。

8、可选地，混合模式时钟管理器中的多个内插时钟信号的相位分别为0°、90°、180°和270°。

9、可选地，第二同步器在生成多个同步信号的时候，需由两个连续的第一d触发器共同进行同步操作。

10、可选地，二次时间内插模块包括：同步延迟器，用于对启动信号进行延迟调整；抽头延迟链，用于对同步延迟器调整后的启动信号和一次同步信号间的时间间隔进行量化；温度计码编码器，用于记录抽头延迟链的输出结果。

11、可选地，抽头延迟链由进位链单元和第二d触发器构成；其中，抽头由进位链单元的求和输出端和进位输出端构成。

12、可选地，抽头延迟链的覆盖范围为1/4的系统时钟周期。

13、可选地，处理器计算得到量化后的时间信号，包括：

14、基于系统时钟周期个数、第一内插结果、第二内插结果计算量化后的时间信号；量化后的时间信号tn的表达式为：

15、tn＝mn×tsys-tsn-tfn

16、其中，mn为系统时钟周期个数、tsys为系统时钟周期、tsn为第二内插结果、tfn为第一内插结果。

17、(三)有益效果

18、本发明提供的fpga时间数字转换器至少包括以下有益效果：

19、在细计数层中创建一次时间内插模块和二次时间内插模块，利用不同的相位周期信号以及抽头延迟链对系统时钟周期进行两次内插，有效缩短延迟链的长度，减少延迟单元的非线性积累，有效改善系统线性度，降低fpga逻辑资源的占用。

技术特征：

1.一种fpga时间数字转换器，其特征在于，包括：

2.根据权利要求1所述的fpga时间数字转换器，其特征在于，所述启动信号是初始时间信号经过信号保持电路产生的。

3.根据权利要求1所述的fpga时间数字转换器，其特征在于，所述粗计数层(1)包括：

4.根据权利要求1所述的fpga时间数字转换器，其特征在于，所述一次时间内插模块(21)包括：

5.根据权利要求4所述的fpga时间数字转换器，其特征在于，所述混合模式时钟管理器中的多个内插时钟信号的相位分别为0°、90°、180°和270°。

6.根据权利要求4所述的fpga时间数字转换器，其特征在于，所述第二同步器(212)在生成多个同步信号的时候，需由两个连续的第一d触发器共同进行同步操作。

7.根据权利要求1所述的fpga时间数字转换器，其特征在于，所述二次时间内插模块(22)包括：

8.根据权利要求7所述的fpga时间数字转换器，其特征在于，所述抽头延迟链(222)由进位链单元和第二d触发器构成；其中，所述抽头由进位链单元的求和输出端和进位输出端构成。

9.根据权利要求8所述的fpga时间数字转换器，其特征在于，所述抽头延迟链(222)的覆盖范围为1/4的系统时钟周期。

10.根据权利要求1所述的fpga时间数字转换器，其特征在于，所述处理器(3)计算得到量化后的时间信号，包括：

技术总结本发明提供一种FPGA时间数字转换器，包括：粗计数层，用于记录启动信号发生时的系统时钟周期个数；细计数层，由一次时间内插模块以及二次时间内插模块构成，用于对系统时钟内插；其中，一次时间内插模块用于基于多个不同相位的内插时钟信号对系统时钟周期进行内插，确定一次同步信号和第一内插结果；二次时间内插模块用于对启动信号和内插时钟信号间的时间间隔进行内插，确定第二内插结果和细计数有效信号；处理器，用于计算得到量化后的时间信号。本发明提供的FPGA时间数字转换器，采用两次时间内插方式的进行时间转换，有效缩短延迟链的长度，减少延迟单元的非线性积累，有效改善系统线性度，降低FPGA逻辑资源的占用。技术研发人员：李文昌,陆江镕,王彦虎受保护的技术使用者：中国科学院半导体研究所技术研发日：技术公布日：2024/1/15