执行写训练而无需读训练的半导体装置和存储器系统的制作方法

在本文中描述的本公开的实施例涉及能够执行写训练的半导体装置，更具体地，涉及能够执行写训练而无需预先执行读训练的半导体装置，以及包括该半导体装置的存储器系统。

背景技术：

1、在低功耗双倍数据速率4(lpddr4)或双倍数据速率5(ddr5)之前，存储器装置需要用于补偿由于写时钟树导致的数据的延迟(例如，用于补偿写时钟至数据偏移twck2dqi)的额外电路(例如，一个或多个匹配延迟单元和缓冲器)。如此，将数据输出至存储器装置的主机(例如，处理器或存储器控制器)不得不延迟要发送至存储器装置的数据。然而，由于一个或多个额外电路导致信号失真，因此在lpddr4和ddr5中，从主机发送的数据信号中的每一个在其被存储器装置接收时被采样(例如，不匹配输入/输出(i/o)方案)。在这种不匹配输入/输出方案中，为了确定要由主机发送至存储器装置的每个数据信号的正确延迟时间，需要执行存储器装置的写训练。

2、然而，为了对存储器装置执行写训练，需要预先执行读操作以检查数据是否被准确地写入至存储器装置中。此外，出于对存储器装置执行写训练的目的，需要在写训练之前执行读训练。也就是说，只有在预先执行了存储器装置的读训练后，才能执行存储器装置的写训练。根据本公开的一个或多个实施例，提供一种半导体存储器装置，其被配置为执行异步写训练而无需在写训练之前执行读训练。

技术实现思路

1、本公开的实施例提供了半导体装置以及包括该半导体装置的存储器系统，该半导体装置通过在不执行读训练的情况下执行写训练并将写训练的结果值异步地反馈给存储器控制器的，来有能力执行写训练而无需读操作。

2、根据实施例，一种半导体装置的输入/输出接口包括：数据输入/输出引脚(诸如第一数据输入/输出引脚以及多个第二数据输入/输出引脚)；以及写时钟信号引脚，其从存储器控制器接收写时钟信号。第一数据输入/输出引脚从存储器控制器接收用于写训练的写训练数据。所述多个第二数据输入/输出引脚将使用写时钟信号和写训练数据执行的写训练的结果值反馈给存储器控制器。

3、输入/输出接口还包括采样电路，其通过使用与切换n次的写时钟信号的最后m个切换边沿相对应的采样写时钟信号对包括在写训练数据中的写训练模式进行采样来产生采样值，并且产生写训练的结果值。当写时钟信号不切换时，采样电路通过多个第二数据输入/输出引脚将写训练的结果值反馈给存储器控制器。

4、根据实施例，一种存储器装置包括：第一数据输入/输出引脚，其接收用于写训练的写训练数据；第二数据输入/输出引脚；第三数据输入/输出引脚；写时钟信号引脚，其接收写时钟信号；以及输入/输出接口，其将通过使用写时钟信号和写训练数据执行的写训练的结果值发送至第二数据输入/输出引脚和第三数据输入/输出引脚。

5、根据实施例，一种存储器系统包括：存储器装置、存储器控制器，其将用于写训练的写时钟信号和写训练数据发送至存储器装置。该存储器装置包括：第一数据输入/输出引脚，其接收写训练数据；第二数据输入/输出引脚；第三数据输入/输出引脚；写时钟信号引脚，其接收写时钟信号；以及输入/输出接口，其通过第二数据输入/输出引脚和第三数据输入/输出引脚将通过使用写时钟信号和写训练数据执行的写训练的结果值反馈给存储器控制器。

6、另外，输入/输出接口通过使用与写时钟信号相关联的采样写时钟信号对写训练数据进行采样来产生采样值，产生指示是否在预定时间前接收到写训练数据的第一检测信号和指示是否按照预定时间接收到写训练数据(使用采样值)的第二检测信号，通过第二数据输入/输出引脚将第一检测信号和第二检测信号的逻辑或值反馈给存储器控制器，并且通过第三数据输入/输出引脚将第二检测信号反馈给存储器控制器。

技术特征：

1.一种半导体装置，包括：

2.根据权利要求1所述的半导体装置，还包括：

3.根据权利要求2所述的半导体装置，其中，当所述写训练数据的大小是w位时，w的值是大于或等于2的自然数，并且n的值是小于w并且大于w-1的有理数。

4.根据权利要求2所述的半导体装置，其中，所述采样电路被配置为：

5.根据权利要求2所述的半导体装置，其中，所述采样电路被配置为：

6.根据权利要求2所述的半导体装置，还包括：

7.一种存储器装置，包括：

8.根据权利要求7所述的存储器装置，其中，所述输入/输出接口电路被配置为：

9.根据权利要求8所述的存储器装置，其中，所述输入/输出接口电路被配置为：

10.根据权利要求8所述的存储器装置，其中，当所述写时钟信号不切换时，所述输入/输出接口电路被配置为分别将所述逻辑或结果发送至所述第二数据输入/输出引脚以及将所述第二检测信号发送至所述第三数据输入/输出引脚。

11.根据权利要求8所述的存储器装置，其中，所述输入/输出接口电路包括：

12.根据权利要求11所述的存储器装置，其中，所述输入/输出接口电路还包括：

13.根据权利要求12所述的存储器装置，其中，所述输入/输出接口电路还包括：

14.根据权利要求7所述的存储器装置，其中，所述存储器装置是低功率双倍数据速率同步动态随机存取存储器。

15.一种存储器系统，包括：

16.根据权利要求15所述的存储器系统，其中，所述输入/输出接口电路被配置为：

17.根据权利要求16所述的存储器系统，

18.根据权利要求16所述的存储器系统，其中，当所述写时钟信号不切换时，所述输入/输出接口电路被配置为通过所述第二数据输入/输出引脚将所述逻辑或结果反馈给所述存储器控制器，以及通过所述第三数据输入/输出引脚将所述第二检测信号反馈给所述存储器控制器。

19.根据权利要求18所述的存储器系统，其中，所述存储器控制器包括：

20.根据权利要求16所述的存储器系统，其中，所述输入/输出接口电路包括：

技术总结提供了一种半导体装置。该半导体装置包括：具有第一数据输入/输出引脚、多个第二数据输入/输出引脚、以及被配置为从存储器控制器接收写时钟信号的写时钟信号引脚的输入/输出接口。第一数据输入/输出引脚被配置为在写训练操作期间从存储器控制器接收写训练数据，并且多个第二数据输入/输出引脚将写训练的结果值馈送至存储器控制器。这种写训练由半导体装置使用写时钟信号和写训练数据来执行。技术研发人员：吴台荣受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/1/15