动态随机存取存储器和模组设备的制作方法

本申请涉及存储，尤其涉及一种动态随机存取存储器和模组设备。

背景技术：

1、动态随机存储器(dynamic random access memory,dram)是采用动态存储单元的随机存储器，只能将数据保持很短的时间。为了保持数据，dram使用电容存储，所以必须隔一段时间刷新(refresh)一次。以dram中的双倍速率同步动态随机存储器(ddr sdram)为例，它利用晶体管和电容存储数据。其中晶体管的栅端与字线(wl)相连，源端与电容相连，漏端与位线(bl)相连。存储在电容中的电荷会随着时间泄漏，从而导致数据丢失。为了保证数据完整性。需要定时重新写满电容，这个过程称为刷新。另外，存储器还包括激活(active)、预充电(precharge)、读(read)、写(write)等操作过程。

2、为了提高存储器的性能，存储器的各个操作的时间间隔将不断缩小。随着存储器控制器对操作时序的不断压缩，将导致存储器出现无法正常读取、写入和保持数据，无法正常稳定工作的问题。

技术实现思路

1、鉴于上述问题，本公开提供了一种动态随机存取存储器和模组设备，能够适应目前存储器操作时序不断压缩的需求，使存储器能够正常地进行数据的读取、写入和保持。

2、第一方面，本公开通过一实施例提供如下的技术方案：

3、一种动态随机存取存储器，包括存储阵列和缓冲延时模组，所述缓冲延时模组连接在存储器控制器和所述存储阵列之间；

4、所述缓冲延时模组被配置为：基于所述存储器控制器输出的第一操作命令序列，向所述存储阵列输出第二操作命令序列；其中，所述第一操作命令序列的时序与存储协议规定的设定命令时序不同，所述第二操作命令序列的时序与所述设定命令时序相同。

5、在一些实施例中，所述第一操作命令序列包括一个以上的操作命令，相邻两个所述操作命令之间设有第一时间间隔，至少一个所述第一时间间隔小于所述设定命令时序规定的设定时间间隔；

6、所述第二操作命令序列包括与所述第一操作命令序列相同的操作命令，相邻两个所述操作命令之间设有第二时间间隔，所有的所述第二时间间隔不低于所述设定时间间隔。

7、在一些实施例中，所述缓冲延时模组被配置为：

8、基于所述第一操作命令序列的时序向所述存储阵列输出操作命令，以使所述存储阵列在接收到所述操作命令时，向所述缓冲延时模组发送操作命令完成无效的第一反馈信号；以及在经过所述第二时间间隔后，向所述缓冲延时模组发送所述操作命令完成有效的第二反馈信号；

9、在接收到所述第一反馈信号时，禁止向所述存储阵列输出下一个操作命令，以及在接收到所述第二反馈信号时，向所述存储阵列输出下一个操作命令。

10、在一些实施例中，所述存储器控制器为sram控制器；所述存储器还包括命令转译模组，所述命令转译模组连接在所述sram控制器和所述缓冲延时模组之间。

11、在一些实施例中，所述第一操作命令序列与所述设定命令时序对应的设定命令序列不同；

12、所述命令转译模组被配置为：

13、接收所述sram控制器发送的第一操作命令序列，基于所述设定命令序列将所述第一操作命令序列转换为第一转译序列后发送至所述缓冲延时模组；

14、所述缓冲延时模组被配置为：

15、基于所述第一转译序列和所述设定命令时序，向所述存储阵列输出所述第二操作命令序列。

16、在一些实施例中，所述第一操作命令序列中的命令执行顺序与所述设定命令时序对应的设定命令顺序不同；

17、所述命令转译模组被配置为：

18、接收所述sram控制器发送的第一操作命令序列，基于所述设定命令顺序调整所述第一操作命令序列的操作命令顺序，获得第二转译序列并将所述第二转译序列发送至所述缓冲延时模组；

19、所述缓冲延时模组被配置为：

20、基于所述第二转译序列和所述设定命令时序，向所述存储阵列输出所述第二操作命令序列。

21、在一些实施例中，存储器还包括读写控制电路，所述读写控制电路连接在所述存储器控制器和所述存储阵列之间。

22、在一些实施例中，所述缓冲延时模组设置在所述读写控制电路内。

23、在一些实施例中，所述缓冲延时模组的一端连接所述存储器控制器，另一端通过所述读写控制电路连接所述存储阵列。

24、第二方面，基于同一发明构思，本公开通过一实施例提供如下技术方案：

25、一种模组设备，包括通信模组、电源模组和存储模组，其中：所述电源模组用于为所述模组设备提供电能；所述通信模组用于进行模组设备内部通信，或者用于所述模组设备与外部设备进行通信；所述存储模组用于存储数据和指令，采用第一方面实施例提供的存储器。

26、通过本公开的一个或者多个技术方案，本公开具有以下有益效果或者优点：

27、本公开提供了一种动态随机存取存储器，通过在存储器控制器和存储阵列之间设置缓冲延时模组，缓冲延时模组被配置为将存储器控制器输出的不满足存储协议要求的设定命令时序的第一操作命令序列，转换为满足设定命令时序的第二操作命令序列进行输出，如此即使存储器控制器进一步压缩第一操作命令序列的操作时序，即在各个操作命令之间的时间间隔短于存储协议规定的情况下，也能通过缓冲延时模组向存储阵列输出符合存储协议规定的设定命令时序的操作命令序列，以使存储阵列能够正常地进行数据的读取、写入和保持，保证了存储器的正常稳定工作。

28、上述说明仅是本公开技术方案的概述，为了能够更清楚了解本公开的技术手段，而可依照说明书的内容予以实施，并且为了让本公开的上述和其它目的、特征和优点能够更明显易懂，以下特举本公开的具体实施方式。

技术特征：

1.一种动态随机存取存储器，其特征在于，包括存储阵列和缓冲延时模组，所述缓冲延时模组连接在存储器控制器和所述存储阵列之间；

2.如权利要求1所述的存储器，其特征在于，所述第一操作命令序列包括一个以上的操作命令，相邻两个所述操作命令之间设有第一时间间隔，至少一个所述第一时间间隔小于所述设定命令时序规定的设定时间间隔；

3.如权利要求2所述的存储器，其特征在于，所述缓冲延时模组被配置为：

4.如权利要求1所述的存储器，其特征在于，所述存储器控制器为sram控制器；

5.如权利要求4所述的存储器，其特征在于，所述第一操作命令序列与所述设定命令时序对应的设定命令序列不同；

6.如权利要求4所述的存储器，其特征在于，所述第一操作命令序列中的命令执行顺序与所述设定命令时序对应的设定命令顺序不同；

7.如权利要求1所述的存储器，其特征在于，还包括读写控制电路，所述读写控制电路连接在所述存储器控制器和所述存储阵列之间。

8.如权利要求7所述的存储器，其特征在于，所述缓冲延时模组设置在所述读写控制电路内。

9.如权利要求7所述的存储器，其特征在于，所述缓冲延时模组的一端连接所述存储器控制器，另一端通过所述读写控制电路连接所述存储阵列。

10.一种模组设备，其特征在于，所述模组设备包括通信模组、电源模组和存储模组，其中：所述电源模组用于为所述模组设备提供电能；所述通信模组用于进行模组设备内部通信，或者用于所述模组设备与外部设备进行通信；所述存储模组用于存储数据和指令，采用如权利要求1～9任一项所述的存储器。

技术总结本公开提供了一种动态随机存取存储器和模组设备，其中存储器包括存储阵列和缓冲延时模组，所述缓冲延时模组连接在存储器控制器和所述存储阵列之间；所述缓冲延时模组被配置为：基于所述存储器控制器输出的第一操作命令序列，向所述存储阵列输出第二操作命令序列；其中，所述第一操作命令序列的时序与存储协议规定的设定命令时序不同，所述第二操作命令序列的时序与所述设定命令时序相同。该存储器能够在操作命令时序不断压缩的情况下，仍然能够正常地进行数据的读取、写入和保持。技术研发人员：李涛,李森,付妮受保护的技术使用者：西安紫光国芯半导体股份有限公司技术研发日：技术公布日：2024/1/15