多阵列同步随机访问存储器（SRAM）的全局数据线的制作方法

本实施例涉及同步随机访问存储器(synchronous random access memory，sram)，并且更具体地，涉及多阵列sram的全局数据线。

背景技术：

1、具有两个以上子阵列的高密度sram设备可以使用全局数据线从子阵列的位单元(bit cell)获取输出数据。全局数据线可能具有重负载，因为全局数据线可能跨不同子阵列(诸如块0至块3)的不同位单元运行。置于全局数据线上的负载消耗sram设备的总时序和功率预算的很大一部分。

技术实现思路

1、各个方面包括具有同步随机访问存储器(sram)的单轨静态操作全局数据线的电路。该电路可以包括耦接到sram的单轨静态操作全局数据线的一个或多个自动三态驱动器。该电路可以包括耦接到该一个或多个自动三态驱动器的一个或多个感测放大器。该电路可以包括耦接到单轨静态操作全局数据线的锁存器。

2、一些实施例可以包括操作多阵列sram的全局数据线的方法。该方法可以包括将sram的单轨静态操作全局数据线连接到sram的一个或多个自动三态驱动器，以及在没有选通信号的情况下操作该一个或多个自动三态驱动器。该方法可以包括利用静态信号操作sram的单轨全局数据线。

技术特征：

1.一种同步随机访问存储器sram的电路，包括：

2.根据权利要求1所述的电路，还包括直接耦接到所述一个或多个自动三态驱动器的一个或多个感测放大器。

3.根据权利要求2所述的电路，还包括耦接到所述一个或多个感测放大器的一个或多个子阵列的一个或多个位单元。

4.根据权利要求2所述的电路，还包括耦接到所述单轨静态操作全局数据线的锁存器。

5.根据权利要求4所述的电路，其中，所述锁存器被配置为接收锁存使能信号，并且被配置为不接收预充电信号。

6.根据权利要求1所述的电路，其中，所述一个或多个感测放大器包括：

7.根据权利要求6所述的电路，其中，所述一个或多个感测放大器包括耦接到晶体管n1和晶体管n2的n型晶体管n3。

8.根据权利要求6所述的电路，其中，第二节点直接耦接到所述一个或多个自动三态驱动器。

9.根据权利要求1所述的电路，其中，所述一个或多个自动三态驱动器包括：

10.根据权利要求9所述的电路，其中，所述一个或多个自动三态驱动器还包括：

11.根据权利要求10所述的电路，其中，第一节点直接耦接到晶体管p5的栅极。

12.根据权利要求11所述的电路，其中，第二节点直接耦接到晶体管n7的栅极。

13.根据权利要求12所述的电路，其中，所述晶体管p5和晶体管n7直接耦接到所述单轨静态操作全局数据线。

14.根据权利要求1所述的电路，其中，所述一个或多个自动三态驱动器包括：

15.根据权利要求14所述的电路，其中，第一自动三态驱动器包括：

16.根据权利要求15所述的电路，其中，第一感测放大器包括：

17.根据权利要求14所述的电路，其中，第二自动三态驱动器包括：

18.根据权利要求17所述的电路，其中，第二感测放大器包括：

19.一种用于操作多阵列同步随机访问存储器sram的全局数据线的方法，所述方法包括：

20.根据权利要求19所述的方法，还包括通过所述sram的单轨全局数据线将数据输出到数据输出缓冲器。

技术总结各个方面包括具有同步随机访问存储器(SRAM)的单轨静态操作全局数据线的电路。该电路可以包括耦接到SRAM的单轨静态操作全局数据线的一个或多个自动三态驱动器。该电路可以包括耦接到一个或多个自动三态驱动器的一个或多个感测放大器。该电路可以包括耦接到单轨静态操作全局数据线的锁存器。一些实施例可以包括用于操作多阵列SRAM的全局数据线的方法。该方法可以包括将SRAM的单轨静态操作全局数据线连接到SRAM的一个或多个自动三态驱动器，并且在没有选通信号的情况下操作一个或多个自动三态驱动器。该方法可以包括利用静态信号操作SRAM的单轨全局数据线。技术研发人员：H·C·朴,B·谢受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/1/15