半导体装置的制作方法

本公开涉及半导体装置。

背景技术：

1、组件装置(诸如，存储器装置)可需要包括片上系统(soc)的计算系统的高的性能。片上系统可将数据时钟信号与时钟信号分开地提供给组件装置，以用于到组件装置的高速数据输入/输出。时钟信号的占空比可基于温度、电压等而变化，并且当未使用准确的占空比时，数据信号的读取裕度可劣化。另外，因为数据时钟信号的频率高于时钟信号的频率，所以可需要更精确地调整数据时钟信号的占空比。

技术实现思路

1、一些实施例可提供用于训练数据时钟信号的最佳占空比的半导体装置。

2、一些实施例可提供使用组件装置的输出信号来训练数据时钟信号的半导体装置。

3、根据实施例的一种半导体装置包括：时钟生成电路，被配置为将具有不同相位的多个时钟信号输出给存储器装置，存储器装置的内部时钟信号响应于所述多个时钟信号被生成；以及训练电路，被配置为从存储器装置接收基于内部时钟信号输出的输出信号，调整用于通过调整所述多个时钟信号之中的至少一个时钟信号的相位来生成内部时钟信号的码的值，基于输出信号的占空比来确定所述码的最终值，并且将所述最终值写入存储器装置，输出信号的占空比根据所述码的值的调整而改变。

4、训练电路可被配置为基于将输出信号的占空比改变为大于占空比参考值的所述码的值来确定所述最终值。

5、训练电路可包括占空比检测器，占空比检测器根据输出信号的占空比是否大于或等于占空比参考值来确定输出信号的占空比值，并且训练电路可被配置为基于在其中输出信号的占空比值改变的所述码的值来确定所述最终值。

6、占空比检测器被配置为确定第一测试模式的与内部时钟信号同步地由存储器装置输出的第一输出信号的占空比值、以及第二测试模式的与内部时钟信号同步地由存储装置输出的第二输出信号的占空比值，第二测试模式与第一测试模式反相，并且训练电路可被配置为基于所述码的在其第一输出信号的占空比值改变的两个相邻值和所述码的在其第二输出信号的占空比值改变的两个相邻值来确定所述最终值。

7、训练电路可被配置为基于所述码的对输出第一信号的占空比值的第一输出信号的值进行改变的两个相邻值和所述码的对输出第二信号的占空比值的第二输出信号的值进行改变的两个相邻值来确定所述最终值，第一信号的占空比值由存储器装置根据与内部时钟信号同步地从第一测试模式串行化的第一信号的占空比是否大于或等于占空比参考值被确定，第二信号的占空比值根据与内部时钟信号同步地从第二测试模式串行化的第二信号的占空比是否大于或等于占空比参考值被确定，第二测试模式与第一测试模式反相。

8、所述码可包括用于通过调整所述多个时钟信号之中的至少一个时钟信号的占空比来生成内部时钟信号的码。

9、所述码可包括用于通过调整所述多个时钟信号之中的至少一个时钟信号的延迟来生成内部时钟信号的码。

10、存储器装置可以是低功率双倍数据速率6(lpddr6)sdram。

11、根据实施例的一种半导体装置的操作方法包括：将具有不同相位并且用于生成存储器装置的内部时钟信号的多个时钟信号输出给存储器装置；输出通过调整所述多个时钟信号中的至少一个时钟信号的相位来生成内部时钟信号的码；从存储器装置接收基于内部时钟信号输出的输出信号；调整所述码的值；基于输出信号的占空比来确定所述码的最终值，输出信号的占空比根据所述码的值的调整而改变；以及将所述最终值写入存储器装置。

12、确定所述最终值的步骤可包括：基于将输出信号的占空比改变为大于占空比参考值的所述码的值来确定所述最终值。

13、所述半导体装置的操作方法还可包括：根据输出信号的占空比是否大于或等于占空比参考值来确定输出信号的占空比值，其中，基于改变输出信号的占空比的所述码的值来确定所述最终值的步骤可包括：基于改变输出值的占空比值的所述码的值来确定所述最终值。

14、从存储器装置接收输出信号的步骤可包括：接收与内部时钟信号同步地输出的第一测试模式的第一信号；以及接收与内部时钟信号同步地输出的从第一测试模式反相的第二测试模式的第二输出信号，并且确定输出信号的占空比值的步骤可包括：确定第一输出信号的占空比值；以及确定第二输出信号的占空比值，并且基于改变输出信号的占空比值的所述码的值来确定所述最终值的步骤可包括：基于所述码的改变第一输出信号的占空比值的两个相邻值和所述码的改变第二输出信号的占空比值的两个相邻值来确定所述最终值。

15、从存储器装置接收输出信号的步骤可包括：接收第一信号的占空比值作为来自存储器装置的第一输出信号，第一信号的占空比值根据第一信号的占空比是否大于或等于占空比参考值被确定，第一信号由存储器装置与内部时钟信号同步地串行化第一测试模式；以及接收第二信号的占空比值作为来自存储器装置的第二输出信号，第二信号的占空比值根据第二信号的占空比是否大于或等于占空比参考值被确定，第二信号与内部时钟信号同步地串行化从第一测试模式反相的第二测试模式，并且基于所述码的值确定所述最终值的步骤可包括：基于所述码的对第一输出信号的值进行改变的两个相邻值和所述码的对第二输出信号的值进行改变的两个相邻值来确定所述最终值。

16、所述码可包括用于通过调整所述多个时钟信号之中的至少一个时钟信号的占空比来生成内部时钟信号的码。

17、所述可码包括用于通过调整多个时钟信号之中的至少一个时钟信号的延迟来生成内部时钟信号的码。

18、根据实施例的一种计算系统包括：存储器装置，包括：时钟控制电路，被配置为通过缓冲各自具有不同相位的多个时钟信号来生成多个内部时钟信号，并且通过根据码调整所述多个时钟信号之中的至少一个的相位来生成所述多个内部时钟信号之中的至少一个内部时钟信号；以及读取电路，被配置为基于所述多个内部时钟信号串行化测试模式并且输出输出信号；以及片上系统，被配置为：调整所述码的值，基于将输出信号的占空比改变为大于占空比参考值的至少一个码的值来确定所述码的最终值，以及将所述最终值写入存储器装置中。

19、所述码可包括第一码和第二码，所述最终值可包括第一码的最终值和第二码的最终值，并且时钟控制电路可包括：第一缓冲器，被配置为根据第一码调整所述多个时钟信号的占空比，以及第二缓冲器，被配置为根据第二码调整所述多个时钟信号的延迟。

20、所述多个内部时钟信号可包括具有互补相位的第一内部时钟信号和第二内部时钟信号，以及具有互补相位的第三内部时钟信号和第四内部时钟信号，测试模式可包括第一测试模式，第一测试模式的值与第一内部时钟信号和第二内部时钟信号同步地改变并且与第三内部时钟信号和第四内部时钟信号同步地保持，并且片上系统可被配置为基于将基于第一测试模式输出的输出信号的占空比改变为大于占空比参考值的至少一个第一码的值来确定第一码的最终值。

21、测试模式可包括第二测试模式，第二测试模式的值与第一内部时钟信号至第四内部时钟信号同步地改变，并且片上系统可被配置为基于将基于第二测试模式输出的输出信号的占空比改变为大于占空比参考值的第二码的值来确定第二码的值。

22、读取电路可包括：fifo，被配置为输出第一测试模式或从第一测试模式反相的第二测试模式；以及选择器，被配置为与所述多个内部时钟信号同步地串行化第一测试模式或第二测试模式，并且输出第一测试模式或第二测试模式作为输出信号。