提高NORD闪存电学窗口的测试方法与流程

本发明涉及一种半导体集成电路的制造方法，特别是涉及一种提高nord闪存电学窗口的测试方法。

背景技术：

1、如图1所示，是现有nord闪存的存储单元101的电路结构示意图；如图2所示，是现有nord闪存的存储单元101的剖面结构示意图；现有nord闪存如闪存包括多个存储单元101，由多个所述存储单元101排列形成存储器的阵列结构。

2、各所述存储单元101都采用分离栅浮栅器件。

3、如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

4、所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

5、所述分离栅浮栅器件为n型器件，所述第一源漏区205a和所述第二源漏区205b都由n+区组成。

6、p型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。

7、所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线bl0。

8、所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线bl1。

9、各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

10、各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

11、所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。

12、对所述存储单元101的操作包括：擦除(erase)、编程(program)和读(read)，

13、擦除操作会将存储在对应的所述浮栅104中的存储电荷如电子擦除，对应的存储位为擦除状态即‘1’，这时对应的所述第一栅极结构的阈值电压(vt)为擦除阈值电压(vte)，擦除阈值电压的值较低。

14、编程操作会将存储电荷注入到对应的所述浮栅104中，对应的存储位为编程状态即‘0’，这时对应的所述第一栅极结构的阈值电压为编程阈值电压(vtp)，擦除阈值电压的值较高。

15、读操作中，以图1中的所述第一栅极结构102a中的所述浮栅104所对应的存储位‘a’为例，读操作所加电压为：

16、控制栅线cg0接地，即接0v；

17、字线wl接字线读取电压(vwlr)，vwlr具体值能通过测试得到，如vwlr设置为3.2v。

18、控制栅线cg1接控制栅读取电压(vcgr)，vcgr具体值能通过测试得到，如vcgr设置为5.8v。

19、在读操作中，所述存储单元101会输出单元读取电流(ir)，根据所述存储位‘a’的存储状态不同，ir的大小不同；当存储位‘a’为擦除状态时，ir较大，ir和参考电流(iref)进行比较，当比较结果为翻转点(trip point)以上时，则读取到‘1’；反之，当当存储位‘a’为编程状态时，ir较小，ir和参考电流(iref)进行比较，当比较结果为翻转点以下时，则读取到‘0’。例如：令翻转点的值为m，则ir大于等于m*iref时，读取结果为‘1’；ir小于m*iref时，读取结果为‘0’。

20、实际上，在同一裸晶(die)芯片中，包括多个所述存储单元101，各所述存储单元101的存储位的vte和vtp并不会完全相同，而是会呈现一定的分布。如图3所示，是现有nord闪存的阈值电压分布的测试曲线；曲线301为vte的分布曲线，曲线302为vtp的分布曲线。通常，曲线301和302都呈正态分布。

21、曲线301中的最大值和曲线302中的最小值的电压差δv表示阈值电压窗口，这个窗口越大，对读取越有利。

22、如图1所示，由于一个所述存储单元101中包括了两个存储位，当存储位‘a’为1时，另一个存储位可能为‘1’，也可能为‘0’；另一存储位为‘1’时所对应的读取电流用ir11表示，另一个存储位为‘0’时所对应的读取电流用ir10表示，在相同的vcgr的条件下，ir11会大于ir10，故存储位‘a’的读‘1’电流会受到ir10限制，使得vte受到vcgr的影响较大，例如，如果vcgr变小，则ir10会变小，为了保证得到相同的ir10则，对应的栅极电压必须增加，故vte会增加，vte增加最后会缩小阈值电压窗口δv。现有方法中需要对vcgr进行调整即图3中所示的trim vcgr。

23、类似，在存储位‘a’为0时，另一存储位为‘1’时的读取电流采用ir01表示，另一存储位为‘0’时的读取电流采用ir00表示，则ir01通常会大于ir00。读‘0’的窗口主要由ir01决定，现有方法中需要对vwlr进行调整即图3中所示的trim vwlr。

24、在同一芯片如裸晶上，在同一晶圆(wafer)上有形成有多个芯片，所以，晶圆之间以及晶圆内部的各裸晶之间的各存储单元的存储位对应的vte和vtp会不一样，这会使得阈值电压窗口变小，特别是随着nord闪存的技术结点的缩小，阈值电压窗口会越来越小，这就容易产生读取失败。

25、由上可在，nord闪存中，由于结构的特殊性，读‘1’电流由ir10限制住了，vte受vcgr的电位影响较大。由于不同wafer之间及同一wafer的不同位置之间的裸晶上各存储单元的存储位的vte/vtp都会不一样，如果用固定trip point，对电学窗口很不友好。sonos或etox闪存都用不同的方法校正(caliber)这个trip point，随着nord闪存的技术结点的缩小，电学窗口越来越小，trip point必须要进行caliber。

技术实现思路

1、本发明是提供一种提高nord闪存电学窗口的测试方法，能对读‘0’和读‘1’的翻转点进行分开设置以及校正，从而能提高电学窗口。

2、本发明提供的提高nord闪存电学窗口的测试方法包括如下步骤：

3、步骤一、在nord闪存的裸晶中选取2个以上的扇区作为选定扇区。

4、步骤二、进行翻转点的第一次校正，包括：

5、步骤21、将nord闪存中字线测试读取电压设置为字线读取电压加上第一偏移电压。

6、步骤22、将所述翻转点设置为第一值。

7、步骤23、进行读‘0’测试。

8、如果所述读‘0’测试成功，则结束步骤二，将所述第一值作为读‘0’操作的所述翻转点。

9、步骤三、进行翻转点的第二次校正，包括：

10、步骤31、将nord闪存中控制栅测试读取电压设置为控制栅读取电压减去第二偏移电压。

11、步骤32、将翻转点设置为第二值，所述第二值大于所述第一值。

12、步骤33、进行读‘1’测试。

13、如果所述读‘1’测试成功，则结束步骤三，将所述第二值作为读‘1’操作的所述翻转点。

14、进一步的改进是，步骤23中，如果所述读‘0’测试失败，将所述第一值增加第一增加值且保证所述第一值小于等于所述第二值，之后再重复进行二。

15、进一步的改进是，步骤二中，如果所述第一值增加到所述第二值之后，所述读‘0’测试还是失败，则保持所述第一值不变并结束步骤二或者认为所述裸晶为故障裸晶。

16、进一步的改进是，步骤33中，如果所述读‘1’测试失败，将所述第二值减去第二减小值且保证所述第二值大于等于所述第一值，之后再重复进行三。

17、进一步的改进是，步骤三中，如果所述第二值减小到所述第一值之后，所述读‘1’测试还是失败，则保持所述第二值不变并结束步骤三或者认为所述裸晶为故障裸晶。

18、进一步的改进是，所述nord闪存的存储单元都采用分离栅浮栅器件。

19、所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；每一个所述浮栅作为一个存储位。

20、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

21、进一步的改进是，所述分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成。

22、p型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

23、进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。

24、所述第二栅极结构由字线栅介质层和字线栅叠加而成。

25、进一步的改进是，所述浮栅为多晶硅浮栅；所述控制栅采用多晶硅栅，所述字线栅采用多晶硅栅。

26、所述隧穿介质层的材料为氧化层，所述控制栅介质层的材料为氧化层，所述字线栅介质层的材料为氧化层。

27、进一步的改进是，步骤二中，各存‘0’的所述存储单元为所述存储单元中的两个所述存储位中的一个存‘0’以及另一个存‘1’，存‘0’的所述存储位为所述读‘0’操作所对应的所述存储位。

28、存‘1’的所述存储位对应的所述控制栅上会加控制栅读取电压。

29、所述第二栅极结构连接所述字线测试读取电压，所述第一偏移电压的大小保证所述字线测试读取电压大于等于所述字线读取电压的变化窗口的最大值。

30、进一步的改进是，步骤三中，各存‘1’的所述存储单元为所述存储单元中的两个所述存储位中的一个存‘1’以及另一个存‘0’，存‘1’的所述存储位为所述读‘1’操作所对应的所述存储位。

31、存‘0’的所述存储位对应的所述控制栅上会加所述控制栅测试读取电压；所述第二偏移电压的大小保证所述控制栅测试读取电压大于等于所述控制栅读取电压的变化窗口的最大值。

32、所述第二栅极结构连接所述字线读取电压。

33、进一步的改进是，所述控制栅读取电压大于所述字线读取电压，所述第二偏移电压大于所述第一偏移电压，所述控制栅测试读取电压大于所述字线测试读取电压。

34、进一步的改进是，所述第二偏移电压小于1v。

35、进一步的改进是，步骤二中，第一次设置的所述第一值为15％以下。

36、步骤三中，第一次设置的所述第二值为50％以上。

37、进一步的改进是，所述第一增加值为5％以下，所述第二减小值为5％以下。

38、本发明对读‘1’和读‘0’的翻转点进行了分开设置和校正，使得读‘1’和读‘0’的翻转点的值能根据测试结果进行调整，从而能在保证测试结果正确的条件下获得最大的电学窗口，所以，能对读‘0’和读‘1’的翻转点进行分开设置以及校正，从而能提高电学窗口。

39、另外，本发明仅需对几个扇区进行测试就能实现对裸晶(die)芯片的翻转点的优化，对测试时间影响很小。