提高SRAM读取稳定性的存储单元电路的制作方法

本申请涉及一种sram存储单元，属于电路设计领域，具体涉及一种提高sram读取稳定性的存储单元电路。

背景技术：

1、sram(static ram，静态随机存取存储器)是一种具有静止存取功能的存储器，不需要刷新电路既能保存它内部存储的数据，在各个芯片系统中具有重要的作用，对于一个sram存储单元来说，它的稳定性至关重要。

2、随着工艺的发展和工作电压的不断下降，sram的稳定性成为电路设计中越来越重要的一个考量因素。最常用的6t-sram在读取数据时状态不够稳定，会出现存储数据反转的情况。在先进工艺节点，主流代工厂已经在标准库中提供8t-sram、3p10t-sram给客户使用。

3、3p10t-sram兼具2p8t-sram的稳定性及dp8t-sram读取速度快的特点，在高性能电路中越来越多地被使用。目前，常见的8t-sram、3p10t-sram都是用nmos作为选通管(pg)，这类结构比传统的6t-sram稳定性提高很多，但仍然有可能出现半选择错误的问题。

技术实现思路

1、鉴于以上所述现有技术的缺点，本申请的目的在于提供一种提高sram读取稳定性的存储单元电路，用于解决现有技术中sram存储单元电路在读字线(read word line)和写字线(write word line)同时打开时可能出现的读取错误的问题。

2、为实现上述目的及其它相关目的，本申请提供一种提高sram读取稳定性的存储单元电路，包括4个pmos晶体管m1、m2、m5、m6和6个nmos晶体管m3、m4、m7、m8、m9、m10，其中：

3、m5、m6的源极连接存储单元工作电源，m5、m6的漏极分别连接m3、m4的漏极；

4、m5的栅极连接m3的栅极形成第一存储节点n1，m6的栅极连接m4的栅极形成第二存储节点n2；

5、m3、m4的源极连接地线；

6、m1的源极连接信号bl_w，漏极连接第一存储节点n1，栅极连接信号wl_w；

7、m2的源极连接信号blb_w，漏极连接第二存储节点n2，栅极连接信号wl_w；

8、m7的源极连接地线，栅极连接第一存储节点n1，漏极连接m8的源极；

9、m8的漏极连接信号bl_r1，栅极连接信号wl_r1；

10、m9的源极连接地线，栅极连接第二存储节点n2，漏极连接m10的源极；

11、m10的漏极连接信号bl_r2，栅极连接信号wl_r2；

12、基于上述电路结构，该存储单元电路的读操作部分由pmos晶体管m1、m2构成。

13、优选的，数据读取时，bl_r1、wl_r1预置高电位，bl_w、blb_w预置低电位。

14、优选的，数据读取时，若n1点电位为0，n2点电位为1，则wl_w处于低电位开启，m7打开，bl_r1电位下降，读取存储数据为0。

15、优选的，数据读取时，若n1点电位为1，n2点电位为0，则m7关闭，bl_r1电位不变，读取存储数据为1。

16、优选的，m5和m3组成第一反相器，m6和m4组成第二反相器，第一反相器与第二反相器交叉耦接形成锁存电路。

17、如上所述，本申请提供的提高sram读取稳定性的存储单元电路，具有以下有益效果：可以避免读字线和写字线同时打开时可能引发的读取错误的问题，提高数据读取的稳定性。

技术特征：

1.一种提高sram读取稳定性的存储单元电路，其特征在于，所述存储单元电路包括4个pmos晶体管m1、m2、m5、m6和6个nmos晶体管m3、m4、m7、m8、m9、m10，其中：

2.根据权利要求1所述的存储单元电路，其特征在于，数据读取时所述bl_r1、wl_r1预置高电位，所述bl_w、blb_w预置低电位。

3.根据权利要求2所述的存储单元电路，其特征在于，所述数据读取时，若所述n1点电位为0，所述n2点电位为1，则所述wl_w处于低电位开启，所述m7打开，所述bl_r1电位下降，读取存储数据为0。

4.根据权利要求2所述的存储单元电路，其特征在于，所述数据读取时，若所述n1点电位为1，所述n2点电位为0，则所述m7关闭，所述bl_r1电位不变，读取存储数据为1。

5.根据权利要求1所述的存储单元电路，其特征在于，所述m5和所述m3组成第一反相器，所述m6和所述m4组成第二反相器，所述第一反相器与所述第二反相器交叉耦接形成锁存电路。

技术总结本申请提供一种提高SRAM读取稳定性的存储单元电路，包括4个PMOS晶体管M1、M2、M5、M6和6个NMOS晶体管M3、M4、M7、M8、M9、M10，其中，M1、M2作为选通管。通过本申请，可以避免读字线和写字线同时打开时可能引发的读取错误的问题，提高数据读取的稳定性。技术研发人员：陈蓓,范茂成受保护的技术使用者：上海华力集成电路制造有限公司技术研发日：技术公布日：2024/1/15