快闪存储器的制作方法

本发明涉及一种具有and型存储单元阵列结构的快闪存储器。

背景技术：

1、nor型快闪存储器是在位线与源极线之间配置一个存储单元，且能够对存储单元进行随机存取的非易失性存储器，为了提高其集成度，采用假想接地方式或多值方式。

2、或非(nor)型快闪存储器推进高集成化，但其微缩逐渐接近极限。在编程中，必须对选择存储单元施加编程电压，对选择位线施加正电压，对选择源极线施加0v，使由源极/漏极间的通道电流所产生的热电子的电荷存储在电荷存储层。然而，若随着微缩来减小栅极长度，从而用来对位线(漏极)施加相对大的电压(～5v)，则可能会在源极/漏极间产生击穿的问题。因此，nor型存储单元的微缩有限。进而，nor型存储单元在编程时使通道电流流过，故也会导致消耗功率增大。

技术实现思路

1、本发明的快闪存储器包含：存储单元阵列，包含在行方向上延伸的多个字线、在列方向上延伸的多个位线及多个源极线及多个存储单元，各存储单元包含电荷存储层、形成在所述电荷存储层上的栅极、连接在位线及源极线的漏极区域及源极区域，多个存储单元并联连接在位线与源极线之间，行方向的存储单元的各栅极共同连接在对应的字线；行选择机构，选择行方向的字线；列选择机构，选择列方向的位线及源极线；以及控制机构，控制由所述行选择机构及所述列选择机构所选择的存储单元的读出、编程或删除；编程或删除是通过选择存储单元的通道与所述电荷存储层之间的电子的穿隧来进行。

2、根据本发明，因设为多个存储单元并联连接在位线与源极线之间，且通过选择存储单元的通道与电荷存储层之间的电子的穿隧来进行编程及删除，所以能够实现快闪存储器的高集成化及低功率化。

技术特征：

1.一种快闪存储器，包含：

2.根据权利要求1所述的快闪存储器，其中所述电荷存储层是包含氮化膜及位于所述氮化膜上下的氧化膜的ono结构。

3.根据权利要求1所述的快闪存储器，其中所述存储单元阵列还包含p井，在所述p井内，在列方向上以固定间隔形成了n型的多个扩散区域，所述多个扩散区域提供所述存储单元的源极区域及漏极区域，所述固定间隔规定所述存储单元的栅极长度。

4.根据权利要求3所述的快闪存储器，其中所述多个字线经由所述电荷存储层在所述多个扩散区域上沿行方向延伸，所述多个位线及所述多个源极线经由层间绝缘膜在所述多个字线上沿列方向延伸，在所述多个扩散区域的其中一个相邻侧形成所述存储单元的通道，在与所述一个相邻侧相向的另一个相邻侧形成绝缘区域。

5.根据权利要求4所述的快闪存储器，其中所述多个位线及所述多个源极线分别经由形成在横跨所述多个字线的位置的接点电连接在对应的扩散区域。

6.根据权利要求1所述的快闪存储器，其中多个存储单元并联连接在局部位线与局部源极线之间，所述局部位线经由第一选择晶体管连接在所述位线，所述局部源极线经由第二选择晶体管连接在所述源极线，

7.根据权利要求1所述的快闪存储器，其中所述控制机构对选择字线施加编程电压，对非选择字线施加小于所述编程电压的编程禁止电压，使电子从选择字线的选择存储单元的通道穿隧至电荷存储层。

8.根据权利要求7所述的快闪存储器，其中所述控制机构在对所述非选择字线施加所述编程禁止电压之前，对连接在非选择存储单元的非选择位线施加预充电电压。

9.根据权利要求8所述的快闪存储器，其中所述控制机构在对p井施加负电压的期间内，对所述非选择位线施加预充电电压，使所述非选择位线浮动后，在对所述非选择字线施加编程禁止电压之前，使所述p井的电压向正方向迁移，由此使所述预充电电压升压。

10.根据权利要求9所述的快闪存储器，其中所述控制机构对所述非选择字线施加编程禁止电压，由此使经升压的所述预充电电压进一步升压。

11.根据权利要求10所述的快闪存储器，其中所述控制机构在两个阶段内对所述选择字线施加第一编程电压及高于所述第一编程电压的第二编程电压，所述第二编程电压是在通过所述编程禁止电压升压后施加。

12.根据权利要求1所述的快闪存储器，其中

13.根据权利要求12所述的快闪存储器，其中所述控制机构对非选择字线施加正删除禁止电压，来禁止所述非选择字线的非选择存储单元的删除。

14.根据权利要求12所述的快闪存储器，其中所述控制机构在对所述选择字线施加所述删除电压之前，对非选择字线施加所述删除禁止电压，对所述p井施加固定期间的所述正电压。

15.根据权利要求1所述的快闪存储器，其中所述控制机构能以字线单位进行所述选择存储单元的编程。

16.根据权利要求1所述的快闪存储器，其中所述控制机构能以字线单位进行所述选择存储单元的删除。

技术总结本发明提供一种能够实现高集成化、低功率化的快闪存储器。本发明的快闪存储器(100)包含AND型存储单元阵列(110)、地址缓冲器(120)、行选择/驱动电路(130)、列选择电路(140)、输入输出电路(150)及读写控制部(160)而构成。存储单元例如包含ONO结构的电荷存储层，读写控制部(160)通过选择存储单元的电荷存储层与通道之间的FN穿隧进行编程及删除。技术研发人员：矢野胜受保护的技术使用者：华邦电子股份有限公司技术研发日：技术公布日：2024/1/16