页缓冲器电路、操作半导体存储器装置的方法和半导体存储器系统与流程

各种实施方式总体上涉及页缓冲器电路、操作半导体存储器装置的方法和半导体存储器系统，更具体地，涉及一种被配置为在正常操作期间暂停操作并在正常操作之后恢复操作的页缓冲器电路、操作半导体存储器装置的方法和半导体存储器系统。

背景技术：

1、通常，半导体存储器装置可被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置和非易失性存储器装置可接收电力以存储数据并且输出所存储的数据。易失性存储器装置可具有快速数据处理速度。相比之下，为了维持所存储的数据，易失性存储器装置可连续地接收电力。非易失性存储器装置可能不连续地接收电力以用于维持所存储的数据。相比之下，非易失性存储器装置的数据处理速度可比易失性存储器装置的数据处理速度慢。

2、随着半导体存储器装置的工艺和设计技术发展，易失性存储器装置和非易失性存储器装置的数据处理速度之间的差异已大大减小。因此，考虑到所存储的数据的维持，兴趣可集中在无电源的非易失性存储器装置上。

3、非易失性存储器装置可包括具有串结构的nand型闪存装置，其中多个存储器单元可彼此串联连接。nand型闪存装置的存储器单元可包括浮栅。存储器单元可通过福勒-诺德汉姆(fowler-nordheim)隧穿将电子充电到浮栅中或从浮栅放电，以存储逻辑“高”数据或逻辑“低”数据。

4、包括nand型闪存装置的非易失性存储器装置可执行将数据存储在存储器单元中的编程操作和输出存储在存储器单元中的数据的读操作。非易失性存储器装置可在编程操作之前执行擦除存储在存储器单元中的数据的擦除操作。

5、半导体存储器装置可帮助暂停操作。暂停操作可在诸如编程操作、读操作等的正常操作期间根据主机装置或控制装置的请求而输出存储在存储器单元中的数据。半导体存储器装置可在暂停操作中停止进行的正常操作以根据主机装置或控制装置所期望的数据而执行感测操作和输出操作。半导体存储器装置可在通过暂停操作进行的输出操作之后恢复所停止的正常操作。即，半导体存储器装置可在暂停操作之后响应于恢复操作而执行正常操作。

技术实现思路

1、根据各种实施方式，可提供一种页缓冲器电路。页缓冲器电路可包括数据锁存电路和感测锁存电路。数据锁存电路可被配置为存储与正常操作对应的数据。感测锁存电路可在根据暂停操作的进入操作中接收数据并将数据存储在数据锁存电路中。感测锁存电路可在根据暂停操作的感测操作中将存储在感测锁存电路中的数据传输至数据锁存电路。感测锁存电路可感测存储器单元中的暂停数据，并且从存储器单元输出暂停数据。

2、根据各种实施方式，可提供一种操作半导体存储器装置的方法。在操作半导体存储器装置的方法中，半导体存储器装置可执行正常操作。半导体存储器装置可包括静态型感测锁存电路和动态型数据锁存电路。半导体存储器装置可基于与暂停操作对应的命令信号而进入暂停操作。可在数据锁存电路和感测锁存电路之间传输数据。可通过感测锁存电路感测和输出暂停的数据。然后可恢复正常操作。

3、根据各种实施方式，可提供一种半导体存储器系统。半导体存储器系统可包括半导体存储器装置和主机装置。半导体存储器装置可包括数据锁存电路和感测锁存电路。数据锁存电路可被配置为存储与正常操作对应的数据。感测锁存电路可被配置为执行感测操作。主机装置可在暂停操作中控制数据锁存电路和感测锁存电路之间的数据的传输。

技术特征：

1.一种页缓冲器电路，该页缓冲器电路包括：

2.根据权利要求1所述的页缓冲器电路，其中，所述感测锁存电路在所述正常操作中针对所述存储器单元执行感测操作。

3.根据权利要求1所述的页缓冲器电路，其中，所述数据锁存电路包括动态型锁存电路。

4.根据权利要求1所述的页缓冲器电路，其中，所述数据锁存电路包括：

5.根据权利要求4所述的页缓冲器电路，其中，所述数据锁存电路还包括高速缓存锁存电路，该高速缓存锁存电路在根据所述暂停操作的输出操作中接收、存储和输出来自所述感测锁存电路的所述暂停数据。

6.根据权利要求5所述的页缓冲器电路，其中，所述数据锁存电路还包括正常传输电路，该正常传输电路控制数据感测节点和所述存储电路之间的数据传输，所述数据感测节点共同连接到所述高速缓存锁存电路和所述数据锁存电路。

7.根据权利要求5所述的页缓冲器电路，其中，所述数据锁存电路和所述高速缓存锁存电路存储与根据所述正常操作的验证操作对应的数据。

8.根据权利要求5所述的页缓冲器电路，其中，所述数据锁存电路还包括验证锁存电路，该验证锁存电路在根据所述暂停操作的进入操作中接收和存储所述高速缓存锁存电路中的数据并且在根据所述暂停操作的恢复操作中将所述验证锁存电路中的数据传输至所述高速缓存锁存电路。

9.根据权利要求1所述的页缓冲器电路，其中，所述数据锁存电路在根据所述暂停操作的输出操作中将所述数据锁存电路中的数据传输至所述感测锁存电路，并且所述数据锁存电路在根据所述暂停操作的恢复操作中接收和存储来自所述感测锁存电路的数据。

10.根据权利要求1所述的页缓冲器电路，其中，所述数据锁存电路在根据所述暂停操作的待机操作中将所述数据锁存电路中的数据传输至所述感测锁存电路，并且所述数据锁存电路在根据所述暂停操作的恢复操作中接收和存储来自所述感测锁存电路的数据。

11.一种操作半导体存储器装置的方法，该方法包括以下步骤：

12.根据权利要求11所述的方法，其中，传输所述数据的步骤包括以下步骤：

13.根据权利要求11所述的方法，该方法还包括以下步骤：在感测和输出所述暂停数据之后，在根据所述暂停操作的待机操作中将所述数据锁存电路中的数据传输至所述感测锁存电路。

14.根据权利要求11所述的方法，其中，进入所述暂停操作的步骤包括将高速缓存锁存电路中的数据传输至验证锁存电路，并且感测和输出所述暂停数据的步骤包括将所述暂停数据传输至所述高速缓存锁存电路。

15.根据权利要求14所述的方法，该方法还包括以下步骤：在恢复所述正常操作之前，将所述验证锁存电路中的数据返回给所述高速缓存锁存电路。

16.一种半导体存储器系统，该半导体存储器系统包括：

17.根据权利要求16所述的半导体存储器系统，其中，所述半导体存储器装置在根据暂停操作的进入操作中将所述数据锁存电路中的数据传输至所述感测锁存电路，并且所述半导体存储器装置在根据所述暂停操作的感测操作中将所述感测锁存电路中的数据传输至所述数据锁存电路。

18.根据权利要求17所述的半导体存储器系统，其中，当所述暂停操作连续地执行时，重复所述数据传输。

19.根据权利要求16所述的半导体存储器系统，其中，所述半导体存储器装置将存储在所述感测锁存电路中的数据维持在所述感测锁存电路中，直至基于与连续执行的暂停操作的次数对应的暂停信息而执行根据所述暂停操作的感测操作。

20.根据权利要求16所述的半导体存储器系统，其中，所述半导体存储器装置在根据暂停操作的进入操作中将高速缓存锁存电路中的数据传输至验证锁存电路，并且所述半导体存储器装置在根据所述暂停操作的恢复操作中将所述验证锁存电路中的数据返回给所述高速缓存锁存电路。

技术总结本申请涉及页缓冲器电路、操作半导体存储器装置的方法和半导体存储器系统。一种页缓冲器电路包括数据锁存电路和感测锁存电路。数据锁存电路被配置为存储与正常操作对应的数据。感测锁存电路被配置为在根据暂停操作的进入操作中接收和存储数据锁存电路中的数据。感测锁存电路被配置为在根据暂停操作的感测操作中将存储在感测锁存电路中的数据传输至数据锁存电路。感测锁存电路被配置为感测存储器单元中的暂停数据，并且输出来自存储器单元的暂停数据。技术研发人员：崔亨进受保护的技术使用者：爱思开海力士有限公司技术研发日：技术公布日：2024/1/16