半导体存储器的制作方法

本公开涉及但不限定于一种半导体存储器。

背景技术：

1、半导体存储器中包括多个存储块(bank)，每个存储块中包括多个感应放大器(sense amplifier，sa)。感应放大器能够放大位线(bl)和互补位线(blb)之间的电压差，以读取存储单元中存储的数据。

2、由于感应放大器中的器件之间存在失配，导致感应放大器不能有效放大位线和互补位线之间的电压差，从而导致数据读取过程中，产生错误的读写结果。

技术实现思路

1、本公开提供一种半导体存储器，能够补偿半导体存储器中的任意感应放大器中的器件之间的失配，提高读取数据的准确性。

2、本公开提供的半导体存储器，包括多个存储块，每个存储块包括多个感应放大器；

3、每个所述存储块中包括体偏置发生模块，每个所述感应放大器中包括体偏置模块；

4、所述体偏置发生模块耦合多个所述体偏置模块，用于向多个所述体偏置模块中的目标体偏置模块发送第一控制信号；

5、所述目标体偏置模块耦合目标感应放大器中的p型晶体管的体端，用于在所述第一控制信号的作用下调节所述p型晶体管的体端电压。

6、在一些实施例中，所述体偏置发生模块包括：

7、选择单元，其耦合多个所述体偏置模块，用于从多个所述体偏置模块中选择目标体偏置模块，使比较单元的第一端耦合所述目标感应放大器的读出位线，所述比较单元的第二端耦合所述目标感应放大器的互补读出位线；

8、所述比较单元，其控制端耦合第一使能信号，用于比较所述目标感应放大器的读出位线电压和互补读出位线电压，根据比较结果向所述目标体偏置模块发送第一控制信号。

9、在一些实施例中，所述比较单元用于在所述目标感应放大器的读出位线电压大于所述互补读出位线电压时，输出第一电平信号，以及在所述目标感应放大器的读出位线电压小于所述互补读出位线电压时，输出第二电平信号，所述第一电平信号小于所述第二电平信号。

10、在一些实施例中，所述比较单元包括：

11、运算放大器，其控制端作为所述比较单元的控制端，耦合第一使能信号，其同相输入端作为所述比较单元的第一端，耦合所述目标感应放大器的读出位线，其反向输入端作为所述比较单元的第二端，耦合所述目标感应放大器的互补读出位线，其输出端耦合所述选择单元，以使所述选择单元根据比较结果向所述目标体偏置模块发送第一控制信号。

12、在一些实施例中，每个所述感应放大器包括：

13、第一p型晶体管，其源极耦合第一电源端；

14、第二p型晶体管，其源极耦合所述第一p型晶体管的源极，其栅极耦合所述第一p型晶体管的漏极，其漏极耦合所述第一p型晶体管的栅极；

15、第一n型晶体管，其漏极耦合所述第一p型晶体管的漏极，其源极耦合第三电源端，其栅极耦合位线；

16、第二n型晶体管，其漏极耦合所述第二p型晶体管的漏极，其源极耦合所述第一n型晶体管的源极，其栅极耦合互补位线；

17、每个所述感应放大器的体偏置模块包括：

18、锁存模块，其控制端耦合第二使能信号，其第一端耦合所述体偏置发生模块，用于将所述第一控制信号转换为第二控制信号，所述第一控制信号的电平不同于所述第二控制信号的电平；

19、体端电位偏置模块，其第一端耦合所述锁存模块的第二端，其第二端耦合所述锁存模块的第三端，其第三端耦合所述第一p型晶体管的体端和/或所述第二p型晶体管的体端，用于在所述第一控制信号和所述第二控制信号的作用下调节所述第一p型晶体管的体端电压和/或所述第二p型晶体管的体端电压，补偿所述第二n型晶体管和所述第一n型晶体管之间阈值电压的差异。

20、在一些实施例中，所述体端电位偏置模块包括：

21、第一体端电位偏置模块，其第一端作为所述体端电位偏置模块的第一端，其第二端作为所述体端电位偏置模块的第二端，其第三端作为所述体端电位偏置模块的第三端，耦合所述第一p型晶体管的体端，用于调节所述第一p型晶体管的体端电压。

22、在一些实施例中，所述体端电位偏置模块包括：

23、第二体端电位偏置模块，其第一端耦合所述第一体端电位偏置模块的第一端，其第二端耦合所述第一体端电位偏置模块的第二端，其第三端作为所述体端电位偏置模块的第三端，耦合所述第二p型晶体管的体端电压，用于调节所述第二p型晶体管的体端电压。

24、在一些实施例中，所述第一体端电位偏置模块包括：

25、第一晶体管，其栅极作为所述第一体端电位偏置模块的第二端，其源极耦合第一电源端，其漏极作为所述第一体端电位偏置模块的第三端，耦合所述第一p型晶体管的体端；

26、第二晶体管，其栅极作为所述第一体端电位偏置模块的第一端，其源极耦合第二电源端，其漏极耦合所述第一晶体管的漏极。

27、在一些实施例中，所述第二体端电位偏置模块包括：

28、第三晶体管，其栅极作为所述第二体端电位偏置模块的第二端，耦合所述第一晶体管的栅极，其源极耦合第二电源端，其漏极作为所述第二体端电位偏置模块的第三端，耦合所述第二p型晶体管的体端；

29、第四晶体管，其栅极作为第二体端电位偏置模块的第一端，耦合所述第二晶体管的栅极，其源极耦合第一电源端，其漏极耦合所述第三晶体管的漏极。

30、在一些实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管为p型晶体管。

31、在一些实施例中，所述锁存模块的控制端包括第一控制端和第二控制端，所述第二使能信号包括第一子使能信号和第二子使能信号；

32、所述锁存模块包括：

33、传输门，其控制端作为所述锁存模块的第一控制端，耦合所述第一子使能信号，其第一端作为所述锁存模块的第一端，耦合所述第一控制信号，其第二端作为所述锁存模块的第二端，用于传输所述第一控制信号；

34、锁存器，其控制端作为所述锁存模块的第二控制端，耦合所述第二子使能信号，其第一端耦合所述传输门的第二端，其第二端作为所述锁存模块的第三端，用于将所述第一控制信号转换为第二控制信号。

35、在一些实施例中，所述锁存器包括：

36、第一反相器，其控制端作为所述锁存器的控制端，耦合所述第二子使能信号，其输入端作为所述锁存器的第一端，其输出端作为所述锁存器的第二端；

37、第二反相器，其控制端作为所述锁存器的控制端，耦合所述第二子使能信号，其输出端耦合所述第一反相器的输入端，其输入端耦合所述第一反相器的输出端。

38、在一些实施例中，每个所述感应放大器还包括：

39、第一控制单元，其控制端耦合第三使能信号，其第一端耦合位线，其第二端耦合第一n型晶体管的漏极，用于控制所述位线和所述第一n型晶体管之间的耦合；

40、第二控制单元，其控制端耦合所述第三使能信号，其第一端耦合互补位线，其第二端耦合第二n型晶体管的漏极，用于控制所述互补位线和所述第二n型晶体管之间的耦合。

41、在一些实施例中，所述第一控制单元包括：

42、第一控制晶体管，其栅极作为所述第一控制单元的控制端，耦合第三使能信号，其源极作为所述第一控制单元的第一端，耦合位线，其漏极作为所述第一控制单元的第二端，耦合所述第一n型晶体管的漏极；

43、所述第二控制单元包括：

44、第二控制晶体管，其栅极作为第二控制单元的控制端，耦合第三使能信号，其源极作为所述第二控制单元的第一端，耦合所述互补位线，其漏极作为所述第二控制单元的第二端，耦合所述第二n型晶体管的漏极。

45、在一些实施例中，每个所述感应放大器还包括：

46、第三控制单元，其控制端耦合第四使能信号，其第一端耦合所述第一电源端，其第二端耦合所述第一p型晶体管的源极；

47、第四控制单元，其控制端耦合第五使能信号，其第一端耦合第三电源端，其第二端耦合所述第一n型晶体管的源极。

48、在一些实施例中，所述第三控制单元包括：

49、第三控制晶体管，其栅极作为所述第三控制单元的控制端，其源极作为所述第三控制单元的第一端，耦合所述第一电源端，其漏极作为所述第三控制单元的第二端，耦合所述第一p型晶体管的源极；

50、所述第四控制单元包括：

51、第四控制晶体管，其栅极作为所述第四控制单元的控制端，其源极作为所述第四控制单元的第一端，耦合第三电源端，其漏极作为所述第四控制单元的第二端，耦合所述第一n型晶体的源极。

52、在一些实施例中，每个所述感应放大器还包括：

53、第七控制单元，其控制端耦合第七使能信号，其第一端耦合第四电源端，其第二端耦合位线和互补位线，用于控制位线和互补位线预充电至参考电压；

54、第五控制单元，其控制端耦合第六使能信号，其第一端耦合位线，其第二端耦合第二p型晶体管的漏极，用于控制所述位线和所述感应放大器的读出位线之间的耦合；

55、第六控制单元，其控制端耦合第六使能信号，其第一端耦合互补位线，其第二端耦合第一p型晶体管的漏极，用于控制所述互补位线和所述感应放大器的互补读出位线之间的耦合。

56、在一些实施例中，所述第七控制单元包括：

57、第七控制晶体管，其栅极作为所述第七控制单元的控制端，其源极作为所述第七控制单元的第一端，耦合第四电源端，其漏极作为所述第七控制单元的第二端，耦合位线和互补位线；

58、所述第五控制单元包括：

59、第五控制晶体管，其源极作为所述第五控制单元的第一端，耦合位线，其漏极作为所述第五控制单元的第二端，耦合所述感应放大器的互补位线；

60、所述第六控制单元包括：

61、第六控制晶体管，其源极作为所述第六控制单元的第一端，耦合所述互补位线，其漏极作为所述第六控制单元的第二端，耦合所述感应放大器的互补读出位线。

62、本公开提供的半导体存储器，包括多个存储块，每个存储块中包括多个感应放大器，每个存储块中包括体偏置发生模块，每个感应放大器中包括体偏置模块。体偏置发生模块耦合多个体偏置模块，用于向多个体偏置模块中的目标体偏置模块发送第一控制信号，目标体偏置模块耦合目标感应放大器中p型晶体管的体端，用于在第一控制信号的作用下调节目标感应放大器中的p型晶体管的体端电压，以补偿目标感应放大器中的n型晶体管的阈值电压的失配，从而能够减小半导体存储器中一个或多个感应放大器中器件之间的失配，使得各个感应放大器能够有效放大对应的位线和互补位线之间的电压差，提高读取数据的准确性。