一种用于配置类SRAM读写的电路结构的制作方法

本发明属于电路设计领域，尤其是涉及一种用于配置类sram读写的电路结构。

背景技术：

1、静态随机存取存储器sram（static random-access memory）电路因为其读写接口简单（无需灵敏放大器）、时序要求低等特点，广泛应用于可编程逻辑器件中，用于实现逻辑资源和互联资源的配置，从而实现用户电路功能。与一般数据类sram所要求的的高速频繁读写和高集成度不同，配置类sram一般仅在系统启动时进行一轮读写，且读写速度要求比较低，其特点在于配置数据读写的可靠性，同时，一般可编程器件的配置sram遍布整个器件、每一个sram单元位都会有独立输出（一般数据类型sram多个sram单元位共享输出通道），因此配置类sram的读写电路与一般数据类sram相比有其自身的特点要求：（1）由于sram单元位遍布整个器件，同样深度下，与数据类sram电路相比，其写入回读通道的电容电阻负载比较大；（2）由于速度要求低、一般在读出时无需采用灵敏放大器提高速度，这样可以节省读写电路面积；（3）与数据类型sram采用分级译码来减少有效深度来保证速度的方案不同，配置类sram由于对速度要求不高，为了节省面积，常用一组读写电路控制整个器件或者部分器件的配置sram单元位，因此导致其配置类的特点，并且深度随着器件规模的扩大而增加。

2、传统结构的配置类sram体系结构如图1所示，图1（b）的控制器通过清零端clr、位线端bl以及字线wl单个端口来控制配置sram中的存储单元（bitcell）的读写，在写数据前，关闭所有sram阵列位线wl（将wl拉到低电位），通过clr端口发出高脉冲信号将所有bitcell清零即rd端变为零，然后控制电路打开图1(a)中的缓冲器0即buf0的使能端口wr_ena，将数据端d_wr的内容传输到位线bl上，在打开所要写入的地址字线wl，每次只能打开一个wl，将wl拉至高电平，此时，在缓冲器0buf0的驱动下，d_wr端口的数据写入wl所打开的bitcell中，此时图1（c）中存储单元bitcell中的rd端口所读到的数据为d_wr端口数据的反相逻辑信号，写入稳定后，将wl拉到低电平，该字线wl所控制的srambitcell写入动作结束。在进行sram bitcell数据回读时，首先需要关闭图1（a）中缓冲器的buf0将wr_ena拉低，使其输出处于三态，再将pre_chrg端拉低，给位线bl充电，将位线bl充至高电平后再拉高pre_chrg端口，关闭充电，完成读保护，然后打开所要读出的地址字线wl，每次只能打开一个wl，将wl拉至高电平，此时，位线在wl所打开的bitcell的驱动下保持或改变状态，bitcell中存储值为逻辑0时（对应rd端口为逻辑1），位线bl将改变状态，被bitcell驱动为低，bitcell中存储值为逻辑1时（对应rd端口为逻辑0），位线bl将保持高电平状态，bl状态稳定后，打开图1（a）中的缓冲器buf1（rd_ena拉高），bitcell所存储的数据将传输至d_rd端口，完成字线wl所控制的srambitcell的回读。

3、传统配置类sram体系结构中，位线bl用来写入，同时位线还需要用来回读，因此该信号线是一个双向信号线，传统结构一般采用单根金属线实现，随着深度增加（即n增大），位线bl在物理实现所需要的金属连线长度也会增加，由于金属线所引入的电阻与其长度成正比，因此，距离控制器较远的bitcell的bl端口与控制器的bl端口端将存在较大的电阻，该电阻值与这两个模块间的bl端口物理距离成正比。sram写入过程模型如图2所示，写入过程中，需要被写入值的bitcell的字线wl处于高电平，clr清零后处于无效状态（低电平），控制器中的预充支路（pre_chrg）和回读支路（buf1）处于无效状态，写入支路（buf0）处于有效状态，数据通过写入支路的d_wr端口更改bitcell的存储值，由于bitcel在写入之前都会通过clr端口清零，如图2中rd端为0、rdn端为1，因此当控制器的d_wr端口数据写入值为1时、位线bl变为高电平，图2中的mn3两端都为高电平，bitcell内部各节点仍保持原状态，图2中rd端为0、rdn端为1；当控制器的d_wr端口数据写入值为0时、位线bl在控制器中buf0的作用下开始下拉，由于mn3处于导通状态，导致bitcell中的节点rdn电压下降，当rdn结点电压低于mp1和mn1构成的反相器翻转阈值时，该反相器输出发生翻转、rd端口逻辑值从0变为1，bitcell存储值发生更改。在写入0的过程中，rdn结点一方面受到写入支路buf0的下拉驱动、同时也受到bitcell中mp2管的上拉驱动（rd端口为0，状态还未改变），形成分压通路，rdn结点的电压取决于上下拉电阻的比值，一般情况下，所设计的缓冲器buf0的下拉驱动较强、电阻下，mn3管导通电阻较小，位线bl较短、线电阻r1-rn的影响基本可以忽略，因此rdn结点可以被拉至mp1和mn1构成的反相器翻转阈值以下，完成bitcell存储值的翻转，实现有效写入，但随着配置sram的深度增加，位线bl增长，导致bl末端连接的bitcell与控制器bl端口的线电阻r1-rn变大，rdn结点的电压上升，当sram深度增加到一定程度时，位线bl的电阻成为写入支路上的主要电阻， rdn结点的电压将不能被拉至反相器翻转阈值以下，此时，bitcell保持原有值，写入失败。由于位线bl在写入时受到控制器中缓冲器buf0的驱动、在回读时又受到bitcell的驱动，其为双向驱动线，不能插入缓冲器，因此，随着sram深度的增加，传统配置类sram体系结构存在写入失败的风险。为了解决这一问题，传统方案会将配置类的sram分为多段，将sram深度保持在一定范围内，但这样需要控制器的数量需要与分段数量保持一致，增加的面积成本。

4、此外，传统结构配置类sram读写速度要求较低，为了降低面积开销，读出电路一般不采用灵敏放大器，而采用图2中所示的三态缓冲器进行数据读出，下游模块电路对缓冲器的输出进行锁存同步后在进行后续处理。数据读出过程中如下：数据读取前，控制器中的wr_ena及rd_ena处于拉低状态，控制器中的写支路（buf0）及读支路（buf1）处于关断状态，将预充端pre_chrg先置为低电平，通过mp1管对位线bl进行预充，bl预充至高电平后再将预充端pre_chrg置为高电平，关闭充电支路，此时位线bl处于无驱动浮空状态；预充完成后，目标bitcell字线wl升高（其他wl处于拉低状态）,bitcell 中的mn3管导通，bitcell的存储逻辑（mp1、mp2、mn1及mn2构成）通过mn3管驱动位线bl，bitcell 中存储值决定了位线bl的最终状态，位线bl状态稳定后，控制器端口rd_ena升高，打开读支路（buf1），完成数据读出。由于bitcell中存储数据经过字线wl控制的mn3管驱动位线bl，由于n型mos管传输高电平时会有阈值损失，因此bitcell中高逻辑值对位线bl的能力比较弱，此外，位线bl上耦合电容与位线bl长度成正比，随着位线的增长而增大，因此深度较大的 sram位线wl引入的耦合电容较大，回读时wl易受干扰，特别是回读高逻辑值时，在干扰和阈值损失的综合影响下配置类sram可能出现输出数据错误的现象。

技术实现思路

1、本发明所要解决的技术问题是怎样在仅使用一组控制器的条件下，实现配置类sram读写电路可靠性和运行速度的提升，提出了一种用于配置类sram读写的电路结构。

2、为解决上述技术问题，本发明所采用的技术方案是：

3、一种用于配置类sram读写的电路结构，包括多个存储单元阵列和一个控制器，所述控制器通过清零端clr、位线端bl以及字线端wl来控制各存储单元阵列中多个存储单元的清零及读写；还包括用于将配置类sram的位线b1分成多段的分段模块电路，所述控制器上还设置有用于对分段模块电路进行控制的读写控制端口。

4、进一步地，所述分段模块电路为多个双向缓冲器，多个双向缓冲器串行连接在位线上将位线分成多段，每个双向缓冲器对应控制一个存储单元阵列，控制器上设置有用于对多个双向缓冲器分别进行控制的读写控制端口wr。

5、进一步地，所述双向缓冲器包括写入缓冲支路和回读缓冲支路，写入缓冲支路和回读缓冲支路通过控制器上的读写控制端wr对该双向缓冲器的控制状态是写入或回读来改变缓冲方向，该双向缓冲器根据写入或回读的状态对其对应的多个存储单元阵列进行写入或回读数据。

6、进一步地，所述回读缓冲支路为具有电平恢复功能的回读缓冲支路。

7、进一步地，具有电平恢复功能的回读缓冲支路包括两个p型mos管和两个个三态反相器，第一三态反相器输入端连接至双向缓冲器的输入/输出端tb、输出端连接至第二三态反相器的输入端、三态控制端与控制器的读写控制端wr相连接；第二三态反相器输出端连接至双向缓冲器的另一个输入/输出端ta、输入端连接至第一三态反相器输出端、三态控制端与控制器的读写控制端wr相连接；第一p型mos管的源极连接至电源、漏极连接至第二p型mos管的源极、栅极与控制器的读写控制端wr相连接；第二p型晶体管的的漏极与双向缓冲器的输入/输出端tb连接、栅极与第一三态反相器的输出相连接。

8、进一步地，所述控制器包括预充支路、写入支路、回读支路和读写控制端wr、清零端clr和位线端bl以及字线端wl，所述预充支路用于对位线端bl预充电至高电位，所述写入支路用于将要写入存储单元的数据驱动至位线端bl，所述回读支路是将位线端bl的数据驱动至控制器输出端d_rd。

9、采用上述技术方案，本发明具有如下有益效果：

10、本发明提供的一种用于配置类sram读写的电路结构，通过分段模块电路将长深度sram的位线bl分成多段，并分段驱动和回读采集，形成多个相对较短的深度段，从而消除位线过长引入的大电阻和大耦合电容的影响,提高了配置类sram读写电路可靠性和运行速度。