半导体器件、数据处理电路及方法与流程

本公开涉及半导体，尤其涉及一种半导体器件、数据处理电路及方法。

背景技术：

1、低功耗双倍数据速率内存(low power double data rate，简称：lpddr)是一种半导体器件的通信标准。在采用lpddr5等标准的半导体器件中，数据处理电路可以在时钟信号的一个周期内接收到输入的命令信号，并对接收到的输入的命令信号进行译码得到数据操作命令。而半导体器件中的数据处理电路如何对命令信号进行译码处理得到数据操作命令，是本领域需要解决的技术问题。

技术实现思路

1、本公开提供一种半导体器件、数据处理电路及方法，使半导体器件中的数据处理电路能够对命令信号进行译码处理从而得到数据操作指令。

2、本公开第一方面提供一种数据处理电路，包括：输入端，所述输入端用于接收命令信号或片选信号，不同所述输入端接收的所述命令信号的命令位不同；接收器，用于接收时钟信号，并基于所述时钟信号得到采样信号；锁存器，与所述接收器的输出端和多个所述输入端连接，用于接收所述片选信号和多个所述命令信号，以及基于所述采样信号对所述片选信号和所述多个命令信号进行采样，以得到内部选择信号和内部命令信号；译码器，用于对所述内部选择信号和所述内部命令信号进行译码以得到所述数据操作命令。

3、在本公开第一方面一实施例中，所述采样信号包括第一采样信号和第二采样信号，所述第一采样信号和所述第二采样信号互为反相信号，所述内部命令信号包括基于所述第一采样信号对所述内部命令信号采样得到的第一内部命令信号，以及基于所述第二采样信号对所述内部命令信号采样得到的第二内部命令信号。

4、在本公开第一方面一实施例中，所述第一内部命令信号和所述第二内部命令信号是在所述时钟信号的一个周期内采样得到的。

5、在本公开第一方面一实施例中，所述锁存器包括：第一锁存器，用于接收所述片选信号，以生成并输出所述内部选择信号，所述第一锁存器的输出端与所述译码器的输入端连接；第二锁存器，用于接收所述片选信号，所述第二锁存器的输出端断路。

6、在本公开第一方面一实施例中，所述锁存器包括多个第三锁存器，每一所述第三锁存器用于接收所述第一采样信号和一所述命令信号，以生成所述第一内部命令信号的一命令位，不同所述第三锁存器接收的所述命令信号的命令位不同，多个所述第三锁存器的输出信息构成所述第一内部命令信号；所述第一锁存器与多个所述第三锁存器沿同一方向排列。

7、在本公开第一方面一实施例中，所述锁存器包括多个第四锁存器，每一所述第四锁存器用于接收所述第二采样信号和一所述命令信号，以生成所述第二内部命令信号的一命令位，不同所述第四锁存器接收的所述命令信号的命令位不同，多个所述第四锁存器的输出信息构成所述第一内部命令信号；所述第二锁存器与多个所述第四锁存器沿同一方向排列，记所述第一锁存器和多个所述第三锁存器为第一锁存器组，所述第二锁存器与多个所述第四锁存器为第二锁存器组，所述第一锁存器组和所述第二锁存器组对称排列。

8、在本公开第一方面一实施例中，所述数据处理电路还包括：延迟模块，用于接收所述采样信号，并对所述采样信号进行延迟处理以得到命令时钟信号，所述译码器基于所述内部选择信号、所述内部命令信号和所述命令时钟信号进行译码以得到所述数据操作命令。

9、在本公开第一方面一实施例中，所述延迟模块包括：依次连接的多个第一反相器，多个所述第一反相器的总延迟等于所述锁存器的固有延迟。

10、在本公开第一方面一实施例中，所述译码器包括：逻辑模块，用于接收所述内部选择信号和所述内部命令信号，对所述内部选择信号和所述内部命令信号进行译码操作得到所述数据操作命令；触发器，连接所述逻辑模块，用于接收所述数据操作命令和所述命令时钟信号，并基于所述命令时钟信号输出所述数据操作命令。

11、在本公开第一方面一实施例中，所述接收器包括：第一缓冲器，所述第一缓冲器对所述时钟信号进行缓冲处理，得到所述第一采样信号；第二反相器，用于对所述第一采样信号进行反相处理，得到所述第二采样信号。

12、在本公开第一方面一实施例中，所述处理电路还包括：第二缓冲器，用于对经所述输入端输入的所述命令信号和所述片选信号进行缓冲。

13、在本公开第一方面一实施例中，所述锁存器包括：d触发器。

14、本公开第二方面提供一种半导体器件，包括：如本公开第一方面任一项所述的数据处理电路。

15、本公开第三方面提供一种数据处理方法，包括：接收片选信号和多个命令信号；基于时钟信号得到采样信号；基于所述采样信号对所述片选信号和所述多个命令信号进行采样，得到内部选择信号和内部命令信号；对所述内部选择信号和所述内部命令信号进行译码，以得到数据操作命令。其中，所述采样信号包括第一采样信号和第二采样信号，所述第一采样信号和所述第二采样信号互为反相信号；所述内部命令信号包括基于所述第一采样信号对所述内部命令信号采样得到的第一内部命令信号，以及基于所述第二采样信号对所述内部命令信号采样得到的第二内部命令信号；所述第一内部命令信号和所述第二内部命令信号是在所述时钟信号的一个周期内采样得到的。

16、在本公开第三方面一实施例中，所述数据处理方法还包括：对所述采样信号进行延迟处理以得到命令时钟信号。

17、在本公开第三方面一实施例中，所述对所述内部选择信号和所述内部命令信号进行译码，以得到数据操作命令，包括：基于所述内部选择信号、所述内部命令信号和所述命令时钟信号进行译码以得到所述数据操作命令。

18、综上，本公开实施例提供的半导体器件、数据处理电路及方法，能够通过数据处理电路的输入端接收片选信号和多个命令信号、接收器基于时钟信号得到采样信号后，由锁存器基于采样信号对片选信号和多个命令信号进行采样，得到内部选择信号和内部命令信号。最终，译码器对内部选择信号和内部命令信号进行译码，从而得到数据操作命令。本公开实施例提供的半导体器件、数据处理电路及方法，可以在一个时钟周期内接收到完整的命令信号，从而生成数据操作命令并发送到后续的数据操作电路，使数据处理电路所在的半导体器件具有更高的处理速度，能够提高半导体器件的处理效率。

技术特征：

1.一种数据处理电路，其特征在于，包括：

2.根据权利要求1所述的电路，其特征在于，包括：

3.根据权利要求2所述的电路，其特征在于，

4.根据权利要求3所述的电路，其特征在于，所述锁存器包括：

5.根据权利要求4所述的电路，其特征在于，所述锁存器包括多个第三锁存器，每一所述第三锁存器用于接收所述第一采样信号和所述命令信号，以生成所述第一内部命令信号的一命令位，不同所述第三锁存器接收的所述命令信号的命令位不同，多个所述第三锁存器的输出信息构成所述第一内部命令信号；

6.根据权利要求5所述的电路，其特征在于，

7.根据权利要求1-6任一项所述的电路，其特征在于，还包括：

8.根据权利要求7所述的电路，其特征在于，所述延迟模块包括：依次连接的多个第一反相器，多个所述第一反相器的总延迟等于所述锁存器的固有延迟。

9.根据权利要求7所述的电路，其特征在于，所述译码器包括：

10.根据权利要求2所述的电路，其特征在于，所述接收器包括：

11.根据权利要求1所述的电路，其特征在于，还包括：

12.根据权利要求1所述的电路，其特征在于，所述锁存器包括：d触发器。

13.一种半导体器件，其特征在于，包括：如权利要求1-12任一项所述的数据处理电路。

14.一种数据处理方法，其特征在于，包括：

15.根据权利要求14所述的方法，其特征在于，还包括：

技术总结本公开实施例提供一种半导体器件、数据处理电路及方法，通过数据处理电路的输入端接收片选信号和多个命令信号、接收器基于时钟信号得到采样信号。由锁存器基于采样信号对片选信号和多个命令信号进行采样，得到内部选择信号和内部命令信号。译码器对内部选择信号和内部命令信号进行译码，从而得到数据操作命令。本公开实施例提供的半导体器件、数据处理电路及方法，可以在一个时钟周期内接收到完整的命令信号，从而生成数据操作命令并发送到后续的数据操作电路，使数据处理电路所在的半导体器件具有更高的处理速度，能够提高半导体器件的处理效率。技术研发人员：高恩鹏受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/1/15