存储器和存储装置

本公开的实施例涉及一种存储器和存储装置。

背景技术：

1、互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)技术把n型mos和p型mos制造在同一个芯片上组成电路，cmos电路的静态功耗几乎接近为零，具有良好噪声容限，是微处理器、微控制器芯片、ram、rom、eeprom和专用集成电路(asic)等存储器的主要半导体技术。

2、随着半导体工艺结点的不断降低，mos器件尺寸按比例缩小，晶体管源漏间的距离也越来越近，导致晶体管出现短沟道效应，器件的阈值电压下降，使栅控能力变差，漏电流增大，功耗随之增加，严重了影响晶体管性能。传统硅基半导体利用掺杂原子的种类和空间分布制造所需的晶体管，由于掺杂原子的统计分布及一定温度下掺杂原子易于扩散，传统平面型cmos需要将pmos场效应晶体管与nmos在空间上进行隔离，横向隔离区域在有限的芯片上占据了必要的空间，造成芯片面积的浪费。

技术实现思路

1、本公开至少一实施例提供一种存储器，该存储器包括衬底基板、第一反相器和第三晶体管，第一反相器设置在所述衬底基板上，包括在垂直于所述衬底基板的方向叠置的第一晶体管和第二晶体管，其中，所述第一晶体管和所述第二晶体管包括共用的第一栅极，所述第一晶体管还包括设置在所述第一栅极的靠近所述衬底基板一侧的第一源极和第一漏极，所述第二晶体管还包括设置在所述第一栅极的远离所述衬底基板一侧的第二源极和第二漏极，所述第一漏极和所述第二漏极通过第一过孔电连接，所述第一源极配置为接收第一电源信号，所述第二源极配置为接收第二电源信号，第三晶体管设置在所述衬底基板上，包括第二栅极和第三源极和第三漏极，其中，所述第二栅极电连接第一字线，所述第三源极电连接第一位线，所述第三漏极电连接所述第一栅极。

2、例如，本公开至少一实施例提供的存储器中，所述第三晶体管与所述第一晶体管同层设置，且与所述第一晶体管的类型相同，均为n型晶体管，所述第二晶体管为p型晶体管；或者所述第三晶体管与所述第二晶体管同层设置，且与所述第二晶体管的类型相同，均为n型晶体管，所述第一晶体管为p型晶体管。

3、例如，本公开至少一实施例提供的存储器还包括：第二反相器，包括在垂直于所述衬底基板的方向叠置的第四晶体管和第五晶体管，其中，所述第四晶体管和所述第五晶体管包括共用的第三栅极，所述第四晶体管还包括设置在所述第三栅极的靠近所述衬底基板一侧的第四源极和第四漏极，所述第五晶体管还包括设置在所述第三栅极的远离所述衬底基板一侧的第五源极和第五漏极，所述第四漏极和所述第五漏极通过第二过孔电连接，所述第四源极配置为接收所述第一电源信号，所述第五源极配置为接收所述第二电源信号，以及第六晶体管，包括第四栅极和第六源极和第六漏极，其中，所述第四栅极电连接第二字线，所述第六源极电连接第二位线，所述第六漏极电连接所述第三栅极；其中，所述第一栅极还电连接所述第四漏极和所述第五漏极，所述第三栅极还电连接所述第一漏极和所述第二漏极。

4、例如，本公开至少一实施例提供的存储器中，所述第六晶体管与所述第三晶体管同层设置，且与所述第三晶体管的类型相同，均为n型晶体管。

5、例如，本公开至少一实施例提供的存储器中，在所述存储器的平面结构中，所述第一反相器和所述第二反相器对称设置，所述第三晶体管和所述第六晶体管对称设置。

6、例如，本公开至少一实施例提供的存储器中，所述第一源极和所述第四源极电连接第一电源信号线，所述第二源极和所述第五源极电连接第二电源信号线，所述第一电源信号线沿第一方向延伸，所述第二电源信号线沿第二方向延伸，所述第二方向不同于所述第一方向。

7、例如，本公开至少一实施例提供的存储器中，所述第一字线复用为所述第二字线，所述第一字线沿所述第一方向延伸，所述第一反相器和所述第二反相器设置在所述第一字线和所述第一电源信号线之间。

8、例如，本公开至少一实施例提供的存储器中，所述第二电源信号线包括沿所述第二方向延伸的第一子电源线和第二子电源线，所述第一位线和所述第二位线沿所述第二方向延伸，且位于所述第一子电源线和所述第二子电源线之间。

9、例如，本公开至少一实施例提供的存储器中，所述第三晶体管和所述第六晶体管位于所述第一子电源线和所述第二子电源线之间。

10、例如，本公开至少一实施例提供的存储器中，所述第一源极、所述第一漏极、所述第四源极和所述第四漏极排布在第一直线上，所述第二源极、所述第二漏极、所述第五源极和所述第五漏极排布在第二直线上，所述第一直线与所述第二直线平行，且与所述第一方向平行。

11、例如，本公开至少一实施例提供的存储器中，所述第三源极和所述第三漏极排布在第三直线上，所述第六源极和所述第六漏极排布在第四直线上，所述第三直线与所述第四直线平行，且与所述第二方向平行。

12、例如，本公开至少一实施例提供的存储器中，所述第一源极和所述第四源极电连接第一电源信号线，所述第二源极和所述第五源极电连接第二电源信号线，所述第一字线复用为所述第二字线，所述第一电源信号线、所述第二电源信号线和所述第一字线沿第一方向延伸，所述第一位线和所述第二位线沿第二方向延伸，所述第一方向不同于所述第二方向。

13、例如，本公开至少一实施例提供的存储器中，所述第一反相器和所述第二反相器位于所述第一字线和所述第二电源信号线之间。

14、例如，本公开至少一实施例提供的存储器中，所述第一源极和所述第一漏极排布在第五直线上，所述第四源极和所述第四漏极排布在第六直线上，所述第五直线平行于所述第二方向，所述第六直线平行于所述第一方向。

15、本公开至少一实施例还提供一种存储装置，该存储装置包括存储器阵列以及外围电路；存储器阵列包括阵列排布的多个存储器，外围电路设置在所述存储器阵列的至少一侧，包括驱动晶体管，其中，所述驱动晶体管包括在在垂直于所述衬底基板的方向上叠置的第一驱动晶体管和第二驱动晶体管，所述第一驱动晶体管和所述第二驱动晶体管共用第一驱动栅极。

16、例如，本公开至少一实施例提供的存储装置中，所述外围电路包括第一编码器和第二编码器；第一编码器设置在所述存储器阵列的第一侧，与所述第一字线电连接，配置为向所述第一字线提供第一电信号，第二编码器设置在所述存储器阵列的第二侧，与所述第一位线电连接，配置为向所述第一位线提供第二电信号；所述第一编码器和所述第二编码器中的至少一个包括所述驱动晶体管。

17、本公开至少一实施例还提供一种存储器的制备方法，包括：提供衬底基板，在所述衬底基板上形成第一反相器，其中，所述第一反相器包括在垂直于所述衬底基板的方向叠置的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管包括共用的第一栅极，所述第一晶体管还包括设置在所述第一栅极的靠近所述衬底基板一侧的第一源极和第一漏极，所述第二晶体管还包括设置在所述第一栅极的远离所述衬底基板一侧的第二源极和第二漏极，所述第一漏极和所述第二漏极通过第一过孔电连接，所述第一源极配置为接收第一电源信号，所述第二源极配置为接收第二电源信号，以及在所述衬底基板上形成第三晶体管，其中，所述第三晶体管包括第二栅极和第三源极和第三漏极，所述第二栅极电连接第一字线，所述第三源极电连接第一位线，所述第三漏极电连接所述第一栅极。