用于存储器的测试电路及方法与流程

本公开涉及集成电路测试，具体而言，涉及一种用于存储器的测试电路及方法。

背景技术：

1、相关技术中测试机台能够用于测试存储器内存在的单比特错误(single bit，简写为sbit)，例如，当输出高电平(h)时表示存在sbit，但实际上测试获得的sbit极大概率不是真实的sbit，有可能是存储器内同时被测试的多个存储单元存在问题，而不只是同时被测试的多个存储单元中只有一个存储单元存在问题。由此带来的问题是，测试工程师需要提供大量的sbit存储单元的地址给到efa(engineering failure analysis，电性失效分析工程师)，而后efa再用ft(final test)机台逐一确定是否为真实的sbit。导致测试流程(flow)时间成本较高，准确性和效率较低。

技术实现思路

1、本公开的目的在于提供一种用于存储器的测试电路及方法，能够至少在一定程度上降低存储器的测试时间成本，提高测试效率和准确性。

2、本公开实施例提供一种用于存储器的测试电路，所述存储器包括存储阵列，所述测试电路包括：第一数据行读写检测电路，用于读取所述存储阵列中的第一行中的第一读出数据以及获取写入所述第一行中的第一写入数据，并根据所述第一写入数据检测所述第一读出数据，获得所述第一读出数据的第一检测结果；第一数据行失败比特计数电路，连接所述第一数据行读写检测电路，用于根据所述第一检测结果获得所述第一读出数据中检测失败的第一比特计数结果；第二数据行读写检测电路，用于读取所述存储阵列中的第二行中的第二读出数据以及获取写入所述第二行中的第二写入数据，并根据所述第二写入数据检测所述第二读出数据，获得所述第二读出数据的第二检测结果；第二数据行失败比特计数电路，连接所述第二数据行读写检测电路，用于根据所述第二检测结果获得所述第二读出数据中检测失败的第二比特计数结果；测试结果输出电路，连接所述第一数据行失败比特计数电路和所述第二数据行失败比特计数电路，用于根据所述第一比特计数结果和所述第二比特计数结果输出目标测试信号。

3、本公开实施例提供一种用于存储器的测试方法，所述存储器包括存储阵列，所述方法包括：读取所述存储阵列中的第一行中的第一读出数据以及获取写入所述第一行中的第一写入数据，并根据所述第一写入数据检测所述第一读出数据，获得所述第一读出数据的第一检测结果；根据所述第一检测结果获得所述第一读出数据中检测失败的第一比特计数结果；读取所述存储阵列中的第二行中的第二读出数据以及获取写入所述第二行中的第二写入数据，并根据所述第二写入数据检测所述第二读出数据，获得所述第二读出数据的第二检测结果；根据所述第二检测结果获得所述第二读出数据中检测失败的第二比特计数结果；根据所述第一比特计数结果和所述第二比特计数结果输出目标测试信号。

4、本公开一些实施例提供的用于存储器的测试电路及方法，该测试电路中包括第一数据行读写检测电路、第一数据行失败比特计数电路、第二数据行读写检测电路、第二数据行失败比特计数电路以及测试结果输出电路，通过该第一数据行读写检测电路读取所述存储阵列中的第一行中的第一读出数据以及获取写入所述第一行中的第一写入数据，并根据所述第一写入数据检测所述第一读出数据获得所述第一读出数据的第一检测结果；通过该第一数据行失败比特计数电路根据所述第一检测结果获得所述第一读出数据中检测失败的第一比特计数结果；通过该第二数据行读写检测电路读取所述存储阵列中的第二行中的第二读出数据以及获取写入所述第二行中的第二写入数据，并根据所述第二写入数据检测所述第二读出数据获得所述第二读出数据的第二检测结果；通过该第二数据行失败比特计数电路根据所述第二检测结果获得所述第二读出数据中检测失败的第二比特计数结果；通过该测试结果输出电路根据所述第一比特计数结果和所述第二比特计数结果输出目标测试信号，由此可以分行检测存储阵列中的第一比特计数结果和第二比特计数效果，由此可以提高输出的目标测试信号的准确性，以此提高测试效率，降低测试时间。

技术特征：

1.一种用于存储器的测试电路，其特征在于，所述存储器包括存储阵列，所述测试电路包括：

2.如权利要求1所述的测试电路，其特征在于，所述第一行中包括m列，m为大于或等于1的正整数，所述第一读出数据包括所述第一行中的m列中的m比特第一读出子数据；

3.如权利要求2所述的测试电路，其特征在于，所述第一数据行读写检测电路包括：

4.如权利要求2所述的测试电路，其特征在于，所述第一数据行失败比特计数电路包括m个输入端和输出端；

5.如权利要求4所述的测试电路，其特征在于，若m＝2k，k为大于或等于1的正整数，则所述第一数据行失败比特计数电路包括第一k位加法器；

6.如权利要求1所述的测试电路，其特征在于，所述测试结果输出电路包括：

7.如权利要求6所述的测试电路，其特征在于，所述第一数据行失败比特计数电路还用于在所述第一比特计数结果为1时，输出处于第一电平状态的第一输出信号；在所述第一比特计数结果不为1时，输出处于第二电平状态的第一输出信号；

8.如权利要求1所述的测试电路，其特征在于，所述测试结果输出电路包括：

9.如权利要求8所述的测试电路，其特征在于，所述第一数据行失败比特计数电路还用于在所述第一比特计数结果为1时，输出处于第二电平状态的第一输出信号；在所述第一比特计数结果不为1时，输出处于第一电平状态的第一输出信号；

10.如权利要求1所述的测试电路，其特征在于，还包括：

11.如权利要求10所述的测试电路，其特征在于，还包括：

12.如权利要求11所述的测试电路，其特征在于，所述第一行处于所述存储阵列中的第一子阵列，所述第二行处于所述存储阵列中的第二子阵列，所述第三行处于所述存储阵列中的第三子阵列，所述第四行处于所述存储阵列中的第四子阵列。

13.如权利要求11所述的测试电路，其特征在于，所述第一行至所述第四行中的相同列中的所述第一写入数据、所述第二写入数据、所述第三写入数据和所述第四写入数据相同。

14.如权利要求1所述的测试电路，其特征在于，还包括：

15.一种用于存储器的测试方法，其特征在于，所述存储器包括存储阵列，所述方法包括：

技术总结本公开提供一种用于存储器的测试电路及方法。测试电路包括：第一数据行读写检测电路，用于读取第一行中的第一读出数据以及获取写入第一行中的第一写入数据，根据第一写入数据检测第一读出数据获得第一读出数据的第一检测结果；第一数据行失败比特计数电路，用于获得第一读出数据中检测失败的第一比特计数结果；第二数据行读写检测电路，用于读取第二行中的第二读出数据以及获取写入第二行中的第二写入数据，并根据第二写入数据检测第二读出数据获得第二读出数据的第二检测结果；第二数据行失败比特计数电路，用于获得第二读出数据中检测失败的第二比特计数结果；测试结果输出电路，用于根据第一比特计数结果和第二比特计数结果输出目标测试信号。技术研发人员：杨杰受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/3/31