用于半导体存储器的输入数据预对齐电路的制作方法

本技术涉及半导体存储，尤其涉及一种用于半导体存储器的输入数据预对齐电路。

背景技术：

1、随着科技日新月异，各种挥发性以及非挥发性的内存也已应用于计算机系统中。动态随机存取存储器(dynamic random access memory，dram)是属于挥发性内存的一种半导体内存，主要的工作原理是利用电容内储存电荷的多寡来代表一个二进制位(bit)是1还是0。动态随机存取存储器是计算机系统的短期数据储存区，可用于存放计算机系统正在使用中的信息，以便快速地存取。

2、dram可以提供高速传输以及高带宽的使用率，然而，由于dram被要求高速传输以及高带宽的使用率，故其数据的同步以及对齐(alignment)更显重要，尤其是较新的double-data-rate(ddr)4以及ddr5的规格为在更高速的状态进行数据传输，因此，如何使数据能够精确地对齐时脉讯号是一个亟需解决的问题。

技术实现思路

1、为了解决上述技术问题，提出了本实用新型的方案。本实用新型的实施例提供一种用于半导体存储器的输入数据预对齐电路。

2、根据本实用新型实施例的一个方面，提供了一种用于半导体存储器的输入数据预对齐电路。输入数据预对齐电路包括第一放大器、第二放大器、时脉控制单元、回授信号产生器及信号对齐单元。第一放大器包括用以接收数据信号的第一输入端、用以接收参考信号的第二输入端、第一输出端及第二输出端。第二放大器耦接于第一放大器的第一输出端及第一放大器的第二输出端。时脉控制单元用以接收成对的时脉信号。回授信号产生器耦接于第二放大器及时脉控制单元。信号对齐单元耦接于第一放大器的第二输入端、第一放大器的第一输出端、第一放大器的第二输出端、及回授信号产生器。

3、可选地，所述第一放大器还包括：第一晶体管，包括：第一端，用以接收工作电压；第二端；及控制端；第二晶体管，包括：第一端，用以接收所述工作电压；第二端；及控制端，耦接于所述第一晶体管的控制端；第三晶体管，包括：第一端，耦接于所述第一晶体管的第二端；第二端；及控制端，用以接收所述数据信号；第四晶体管，包括：第一端，耦接于所述第二晶体管的第二端；第二端，耦接于所述第三晶体管的第二端；及控制端，用以接收所述参考信号；第五晶体管，包括：第一端，耦接于所述第四晶体管的第二端；第二端，耦接于接地端；及控制端，用以接收偏压信号。

4、可选地，所述第一晶体管及所述第二晶体管是p型金属氧化物半导体场效应晶体管，所述第三晶体管、所述第四晶体管及所述第五晶体管是n型金属氧化物半导体场效应晶体管。

5、可选地，所述第二放大器包括：第一输入端，耦接于所述第一放大器的所述第一输出端；第二输入端，耦接于所述第一放大器的所述第二输出端；第一输出端；及第二输出端。

6、可选地，还包括：取样单元，耦接于所述第二放大器，所述取样单元包括：第一输入端，耦接于所述第二放大器的第一输出端；第二输入端，耦接于所述第二放大器的第二输出端；第三输入端，用以接收第一时脉信号；第四输入端，用以接收第二时脉信号；第一输出端，用以输出偶数时序数据；及第二输出端，用以输出奇数时序数据；其中，所述成对的时脉信号包括所述第一时脉信号及所述第二时脉信号，且所述第一时脉信号与所述第二时脉信号为反相。

7、可选地，所述时脉控制单元包括：多个第一反相器，用以接收第一时脉信号，并输出第一时脉延迟信号；及多个第二反相器，用以接收第二时脉信号，并输出第二时脉延迟信号；其中，所述成对的时脉信号包括所述第一时脉信号及所述第二时脉信号，所述第一时脉信号与所述第二时脉信号为反相，且所述第一时脉延迟信号及所述第二时脉延迟信号为反相。

8、可选地，所述回授信号产生器包括：第一与非门，包括：第一输入端，耦接于所述第二放大器的第一输出端；第二输入端，用以接收所述第二时脉延迟信号；及输出端；第三反相器，包括：输入端，耦接于所述第一与非门的所述输出端；及输出端；第二与非门，包括：第一输入端，耦接于所述第一与非门的所述第一输入端；第二输入端，用以接收所述第一时脉延迟信号；第四反相器，包括：输入端，耦接于所述第二与非门的所述输出端；及输出端。

9、可选地，所述信号对齐单元包括：第六晶体管，包括：第一端，耦接于所述第一放大器的所述第一输出端；控制端，耦接于所述第三反相器的所述输出端；及第二端；第七晶体管，包括：第一端，耦接于所述第一放大器的所述第一输出端；控制端，耦接于所述第四反相器的所述输出端；及第二端，耦接于所述第六晶体管的所述第二端；第八晶体管，包括：第一端，耦接于所述第一放大器的所述第二输出端；控制端，用以接收所述参考信号；及第二端，耦接于所述第六晶体管的所述第二端；第九晶体管，包括：第一端，耦接于所述第六晶体管的所述第二端；控制端，用以接收偏压信号；及第二端；及第十晶体管，包括：第一端，耦接于所述第九晶体管的所述第二端；控制端，用以接收启动信号；及第二端。

10、可选地，所述数据信号在偶数时序时，所述第六晶体管的所述控制端为高电压，导致所述第六晶体管导通，且所述第七晶体管的所述控制端为低电压，导致所述第七晶体管截止。

11、可选地，所述数据信号在奇数时序时，所述第六晶体管的所述控制端为低电压，导致所述第六晶体管截止，且所述第七晶体管的所述控制端为高电压，导致所述第七晶体管导通。

12、可选地，所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管及所述第十晶体管是n型金属氧化物半导体场效应晶体管。

13、综上所述，本实用新型实施例提供的用于半导体存储器的输入数据预对齐电路，可以利用信号对齐单元，用不同的晶体管分别让奇数时序的数据信号以及偶数时序的数据信号以不同的路径回授至放大器的输出，因此可以调整动态随机存取存储器在高速执行下的信号偏移。另外，本实用新型实施例提供的用于半导体存储器的输入数据预对齐电路引入了取样单元，所述取样单元可以将奇数时序以及偶数时序的输入数据分离，且奇数时序以及偶数时序的输入数据均能实现先进先出(fifo)信号对齐功能。

技术特征：

1.一种用于半导体存储器的输入数据预对齐电路，其特征在于，包括：

2.根据权利要求1所述的输入数据预对齐电路，其特征在于，所述第一放大器还包括：

3.根据权利要求2所述的输入数据预对齐电路，其特征在于，所述第一晶体管及所述第二晶体管是p型金属氧化物半导体场效应晶体管，所述第三晶体管、所述第四晶体管及所述第五晶体管是n型金属氧化物半导体场效应晶体管。

4.根据权利要求1所述的输入数据预对齐电路，其特征在于，所述第二放大器包括：

5.根据权利要求1所述的输入数据预对齐电路，其特征在于，还包括：取样单元，耦接于所述第二放大器，所述取样单元包括：

6.根据权利要求1所述的输入数据预对齐电路，其特征在于，所述时脉控制单元包括：

7.根据权利要求6所述的输入数据预对齐电路，其特征在于，所述回授信号产生器包括：

8.根据权利要求7所述的输入数据预对齐电路，其特征在于，所述信号对齐单元包括：

9.根据权利要求8所述的输入数据预对齐电路，其特征在于，所述数据信号在偶数时序时，所述第六晶体管的所述控制端为高电压，导致所述第六晶体管导通，且所述第七晶体管的所述控制端为低电压，导致所述第七晶体管截止。

10.根据权利要求8所述的输入数据预对齐电路，其特征在于，所述数据信号在奇数时序时，所述第六晶体管的所述控制端为低电压，导致所述第六晶体管截止，且所述第七晶体管的所述控制端为高电压，导致所述第七晶体管导通。

11.根据权利要求8所述的输入数据预对齐电路，其特征在于，所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管及所述第十晶体管是n型金属氧化物半导体场效应晶体管。

技术总结本技术实施例提供了一种用于半导体存储器的输入数据预对齐电路。输入数据预对齐电路包括第一放大器、第二放大器、时脉控制单元、回授信号产生器以及信号对齐单元。第一放大器用以接收并放大数据信号以及参考信号。第二放大器耦接于第一放大器的第一输出端及第一放大器的第二输出端。时脉控制单元用以接收成对的时脉信号。回授信号产生器耦接于第二放大器及时脉控制单元。信号对齐单元耦接于第一放大器的第二输入端、第一放大器的第一输出端、第一放大器的第二输出端及回授信号产生器。利用本技术的输入数据预对齐电路，可以调整动态随机存取存储器在高速执行下的信号偏移，以及能实现先进先出(FIFO)信号对齐功能。技术研发人员：朴珉皓受保护的技术使用者：福建省晋华集成电路有限公司技术研发日：20230331技术公布日：2024/3/21