一种基于Latch电路的缓存器结构

本技术涉及数据存储的，具体涉及一种基于latch电路的缓存器结构。

背景技术：

1、传统的sram电路通常通过memory compiler编译器来产生对应规格的电路，但是对于一些特殊规格的需求，编译器通常无法满足，例如数据深度非常小，而数据位宽又非常大，对于这些特殊规格的存储电路通常采用电路全定制的方式或者采用寄存器的方式来实现，但是全定制的方式设计周期长，无法实现快速设计和收敛；而采用寄存器实现的方式电路资源消耗大，会导致电路面积和功耗增加明显，实用性较低。

技术实现思路

1、本实用新型提供了一种基于latch电路的缓存器结构，解决了现有工艺库单元sram编译器无法产生所需规格的sram电路，不能实现快速设计等技术问题。

2、本实用新型可通过以下技术方案实现：

3、一种基于latch电路的缓存器结构，包括多组锁存器电路，每组锁存器电路均包括多个latch锁存器和一个时钟门控单元，每个latch锁存器的时钟端均与其所在组的时钟门控单元的输出端连接，其数据输入端均与数据写入单元连接，其数据输出端均与读出选通单元相连，

4、每个时钟门控单元的使能端分别与译码器的一个输出端连接，所述译码器的输入端与写入编码单元相连，所述写入编码单元用于产生要写入数据的锁存器电路的组别对应的二进制数据，所述译码器用于接收二进制数据，控制对应组别的时钟门控单元的使能端工作，所述读出选通单元用于选取要读出数据的锁存器电路，并输出数据。

5、进一步，所述读出选通单元包括多个数据选择器，它们与一组锁存器电路中的latch锁存器一一对应设置，每个所述数据选择器的数据输入端分别连接至每组锁存器电路中的对应latch锁存器的数据输出端，其地址输入端均与读出编码单元连接，

6、所述读出编码单元用于产生要读出数据的锁存器电路的组别对应的二进制数据，各个数据选择器接受二进制数据，控制对应的数据输入端的数据输出。

7、进一步，所述锁存器电路设置有三组，所述译码器采用2线-4线译码器，所述数据选择器采用4选1数据选择器。

8、进一步，所述latch锁存器采用d锁存器。

9、本实用新型有益的技术效果在于：

10、采用多组latch锁存器电路设计用于实现数据存储功能，采用时钟门控单元、译码器、选择器构成latch锁存器电路的选通控制电路设计，以实现latch数据的写入和读出选择，其中latch锁存器电路中的latch锁存器个数可以根据需要处理的数据量决定，灵活性高，对于特殊规格的存储电路能做到快速设计和收敛，缩短芯片设计周期。

技术特征：

1.一种基于latch电路的缓存器结构，其特征在于：包括结构相同的多组锁存器电路，每组锁存器电路均包括多个latch锁存器和一个时钟门控单元，每个latch锁存器的时钟端均与其所在组的时钟门控单元的输出端连接，其数据输入端均与数据写入单元连接，其数据输出端均与读出选通单元相连，

2.根据权利要求1所述的基于latch电路的缓存器结构，其特征在于：所述读出选通单元包括多个数据选择器，它们与一组锁存器电路中的latch锁存器一一对应设置，每个所述数据选择器的数据输入端分别连接至每组锁存器电路中的对应latch锁存器的数据输出端，其地址输入端均与读出编码单元连接，所述读出编码单元用于产生要读出数据的锁存器电路的组别对应的二进制数据，各个数据选择器接受二进制数据，控制对应的数据输入端的数据输出。

3.根据权利要求2所述的基于latch电路的缓存器结构，其特征在于：所述锁存器电路设置有三组，所述译码器采用2线-4线译码器，所述数据选择器采用4选1数据选择器。

4.根据权利要求3所述的基于latch电路的缓存器结构，其特征在于：所述latch锁存器采用d锁存器。

技术总结本技术涉及数据存储的技术领域，公开了一种基于Latch电路的缓存器结构，包括结构相同的多组锁存器电路，每组锁存器电路均包括多个Latch锁存器和一个时钟门控单元，每个Latch锁存器的时钟端均与其所在组的时钟门控单元的输出端连接，其数据输入端均与数据写入单元连接，其数据输出端均与读出选通单元相连，每个时钟门控单元的使能端分别与第一译码器的一个输出端连接，所述第一译码器的输入端与写入编码单元相连，所述写入编码单元用于产生要写入数据的锁存器电路的组别对应的二进制数据，所述第一译码器用于接收二进制数据，控制对应组别的时钟门控单元的使能端工作，所述读出选通单元用于选取要读出数据的锁存器电路，并输出数据。技术研发人员：田一淋,田浦延受保护的技术使用者：上海电子信息职业技术学院技术研发日：20230823技术公布日：2024/4/7