用于生成读时序信号的方法及装置、EEPROM与流程

本技术涉及eeprom(electrically erasable programmable read-only memory，带电可擦可编程只读存储器)，例如涉及一种用于生成读时序信号的方法及装置、eeprom。

背景技术：

1、目前，eeprom读时序电路的实现方式均以rc充电产生延迟的方式生成预充阶段、开窗口阶段和比较阶段各自的时序信号。相关技术公开了一种rc电路，rc电路通过在读时序关键信号上串联阻值相同的电路和连接mos(metal oxide semiconductor，金属-氧化物-半导体)电容的方式产生上述延迟，延迟的时间长度可以通过调节串联的电阻数量或者mos电容数量实现。在进行读操作时，向读时序关键信号的rc电路充电，由于读时序关键信号的电压需要一定时间后才逐渐升高，在电压升至指定分压值时比较器输出翻转，实现下一阶段读时序信号的触发操作。

2、在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：

3、相关技术采用的电路结构适用于产生较短延迟的读时序信号，对于eeprom而言，其整个tacc(读模式下ae采样地址后至数据输出的时间)的时间约几百纳秒的数量级，预充阶段和开窗口阶段、比较阶段的时间均在100ns左右。倘若使用上述rc电路结构，为达到上百纳秒的延时，则需要配置较多的电阻同时，版图需要匹配以保证电阻的精度，而且，还需要选取较大尺寸的mos电容的尺寸以保证达到相应的延迟时间，所以，相关技术存在占用较大版图面积且rc电路控制的时序受pvt(process verification test，小批量过程验证测试)及版图匹配和寄生等因素影响较大。

4、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本技术的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。

2、本公开实施例提供了一种用于生成读时序信号的方法、装置和eeprom，以提供一种能够生成用于eeprom的读时序信号且占用较小版图面积的方法。

3、在一些实施例中，状态机与分频电路与逻辑组合电路连接，所述方法包括：分频电路基于预设频率的方波信号，确定每个数据选择所对应的周期信号；状态机确定状态机所对应的状态以及每个状态的状态起始时刻；状态机根据状态机所对应的状态以及每个数据选择所对应的周期信号，确定每个状态的状态时长；逻辑组合电路基于每个状态的状态时长以及每个状态的状态起始时刻，构建生成读时序信号。

4、在一些实施例中，分频电路包括：方波生成电路，被配置为生成预设频率的方波信号；第一d触发器，与方波生成电路连接；分频逻辑电路，与第一d触发器连接；分频电路数据选择器，与分频逻辑电路连接，分频电路基于预设频率的方波信号，确定每个数据选择所对应的周期信号，包括：第一d触发器对预设频率的方波信号进行分频处理，获得不同频率的时钟信号；分频逻辑电路对不同频率的时钟信号进行逻辑组合处理，获得周期信号集；分频电路数据选择器对周期信号集中的周期信号进行数据选择处理，分别获得每个数据选择所对应的周期信号。

5、在一些实施例中分频逻辑电路，对不同频率的时钟信号进行逻辑组合处理，获得周期信号集，包括：分频逻辑电路对不同频率的时钟信号进行逻辑处理，获得第一时钟信号集；分频逻辑电路按照升序规则对第一时钟信号集及不同频率的时钟信号进行排序，获得周期信号集。

6、在一些实施例中，分频电路数据选择器对周期信号集中的周期信号进行数据选择处理，分别获得每个数据选择所对应的周期信号，包括以下方式中的一种或多种：第一数据选择器从周期信号集连续的四个周期信号中选取一个周期信号作为第一待选周期信号；第二数据选择器从周期信号集连续的八个周期信号中选取一个周期信号作为第二待选周期信号；第三数据选择器从周期信号集连续的八个周期信号中选取一个周期信号作为第三待选周期信号。

7、在一些实施例中，状态机包括：状态寄存器，被配置为在状态使能信号指示使能时输出状态机的下一状态，状态机按照以下方式确定每个状态的状态起始时刻：在当前状态为第一状态的情况下，状态寄存器选取状态使能信号的使能时刻为第一状态的状态起始时刻；在当前状态为除第一状态以外的其他状态的情况下，状态寄存器选取与其他状态时序相邻的前一状态的终止时刻为其他状态的状态起始时刻；其中，第一状态表示预充阶段对应的状态，其他状态包括开窗口阶段对应的第二状态及比较阶段对应的第三状态。

8、在一些实施例中，状态机还包括：第二d触发器；延时电路，与方波生成电路连接；状态机逻辑电路，与延时电路和状态寄存器、第二d触发器分别连接，状态机按照以下方式确定每个状态的终止时刻：第二d触发器确定读操作阶段的状态时长所对应的第一参考信号；延时电路基于方波信号的预设周期，对读操作阶段的状态时长进行延时处理以获得第二参考信号；状态机逻辑电路对第二参考信号进行取反运算以获得第三参考信号，并对第一参考信号与第三参考信号进行与运算，获得触发信号，以触发状态寄存器切换状态；第二d触发器确定触发信号的上边沿所对应的时刻作为读操作阶段所对应状态的终止时刻。

9、在一些实施例中，状态寄存器，被配置为在状态使能信号指示使能时输出状态机的下一状态；状态机数据选择器，与状态寄存器的输出和分频电路数据选择器分别连接，状态机根据状态机所对应的状态以及每个数据选择所对应的周期信号，确定每个状态的状态时长，包括：状态机数据选择器获得状态寄存器输出的下一状态；状态机数据选择器根据下一状态确定状态所对应的读操作阶段；状态机数据选择器基于下一状态对每个数据选择所对应的周期信号和默认信号进行数据选择处理，并将选择的信号作为读操作阶段的状态时长。

10、在一些实施例中，所述装置，包括：分频电路，被配置为基于预设频率的方波信号，确定每个数据选择所对应的周期信号；状态机，与分频电路连接，被配置为确定状态机所对应的状态以及每个状态的状态起始时刻，并根据状态机所对应的状态以及每个数据选择所对应的周期信号，确定每个状态的状态时长；逻辑组合电路，与状态机连接，被配置为基于每个状态的状态时长以及每个状态的状态起始时刻，构建生成读时序信号。

11、在一些实施例中，所述装置，包括处理器和存储有程序指令的存储器，所述处理器被配置为在运行所述程序指令时，执行如前述的用于生成读时序信号的方法。

12、在一些实施例中，读写存储器eeprom，包括：存储器本体；如前述的用于生成读时序信号的装置，安装于所述存储器本体。

13、本公开实施例提供的用于生成读时序信号的方法、装置和eeprom，可以实现以下技术效果：

14、本公开实施例利用分频电路基于预设频率的方波信号进行信号逻辑处理获得每个数据选择所对应的周期信号，之后，利用状态机确定状态机所对应的状态和每个状态的状态起始时刻，再利用逻辑组合电路基于每个状态所处的状态时长和每个状态的状态起始时刻进行状态逻辑处理即可获得不同读操作阶段各自的读时序信号，无需配置大量的电阻且不需要进行版图匹配，从而在生成读时序信号的同时降低版图面积的占用。

15、以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本技术。