用于存储器内序列处理的具有单电阻器存储器元件的分区存储器架构的制作方法

本发明涉及存储器内处理(in-memory processing)，更具体地涉及用于存储器内处理的存储器架构的实施例。

背景技术：

1、各种处理应用(例如，图像处理应用、语音处理应用或其他机器学习(ml)或人工智能(ai)处理)采用认知计算，特别是神经网络(nn)(例如，用于识别和分类)。本领域技术人员将认识到，nn是深度学习算法，其中算法中执行的约90％的计算是乘积累加(mac)运算。例如，在用于图像处理的nn中，各种mac运算用于计算输入(也称为激活)(其为感受野(receptive field)中像素的识别强度值)与跟感受野大小相同的滤波器矩阵(也称为核(kernel))的权重的乘积，并进一步计算乘积的和。这些计算被称为点积计算。历史上，软件解决方案(software solution)被用来计算nn。最近，具有硬件实现的nn的处理器，特别是具有存储器实现的nn的处理器已经被开发出来，以提高处理速度。然而，这种存储器实现的nn通常需要大的存储器基元(memory cell)阵列(即，具有大量行和列的存储器基元的阵列)来实现，并且随着这种nn的复杂性增加，阵列的尺寸也增加。不幸的是，阵列尺寸的这种增加会导致跨阵列的局部电压(“ir”)降的增加，从而导致处理错误。

技术实现思路

1、本文公开的结构的实施例可包括按行和列排列的存储体(memory bank)的阵列。每个存储体可以包括多个输入节点、输出节点和位线。每个存储体还可以包括多个存储器元件，每个输入节点一个存储器元件。存储器元件可以以多行在单个列中(in a singlecolumn with multiple rows)排列。每个存储器元件可以包括可编程电阻器，其连接在对应的输入节点和位线之间。每个存储体还可以包括反馈缓冲电路，其连接到位线的一端并且还连接到存储体的输出节点。

2、本文公开的结构的另一实施例可包括按行和列排列的存储体的阵列。每个存储体可以包括多个输入节点、输出节点和位线。每个存储体还可以包括多个存储器元件，每个输入节点一个存储器元件。每个存储体中的存储器元件可以以多行在单个列中排列。每个存储器元件可以包括可编程电阻器，其连接在对应的输入节点和位线之间。每个存储体还可以包括反馈缓冲电路，其在位线的一端处连接到偏置节点，并进一步连接到存储体的输出节点。该结构还可以包括分别用于列的列互连线。用于每列的每个列互连线可以连接该列中所有存储体的所有输出节点。该结构还可以包括行互连线的组，其互连每行内的相邻存储体，并且在行内从存储体到存储体传递(communicate)电平移位输入电压。可选地，该结构还可以包括电压缓冲器，其被集成到存储体中的至少一些存储体中，用于缓冲电平移位输入电压，从而补偿ir降。

3、本文公开的结构的又一实施例可包括按行和列排列的存储体的阵列。每个存储体可以包括多个输入节点、输出节点和位线。每个存储体还可以包括多个存储器元件，每个输入节点一个存储器元件。存储器元件可以以多行在单个列中排列。每个存储器元件可以包括连接在对应的输入节点和位线之间的可编程电阻器，特别地，电阻式随机存取存储器型可编程电阻器。每个存储体还可以包括反馈缓冲电路，其在位线的一端处连接到偏置节点，并进一步连接到存储体的输出节点。

技术特征：

1.一种结构，包括：

2.根据权利要求1所述的结构，其中，在每个存储器元件内，所述可编程电阻器能够编程到多个不同电阻状态中的任何一个，以存储作为编程电阻状态的函数的权重值。

3.根据权利要求1所述的结构，

4.根据权利要求3所述的结构，还包括分别用于所述列的电流-电压转换器，

5.根据权利要求4所述的结构，其中，所述列特定的模拟输出电压表示点积计算的解。

6.根据权利要求1所述的结构，

7.根据权利要求6所述的结构，其中，每行内的每个初始存储体还包括连接到所述放大器的输入的多路复用器。

8.根据权利要求6所述的结构，还包括：行互连线的组，其互连每行内的相邻存储体，其中，任何给定的行互连线将上游存储体中的在特定存储体行地址处的一个存储器元件的一个可编程电阻器的输入端连接到相邻下游存储体中的在所述特定存储体行地址处的另一存储器元件。

9.根据权利要求1所述的结构，其中，每个存储器元件的所述可编程电阻器包括电阻式随机存取存储器型电阻器、相变存储器型电阻器和磁隧道结型电阻器中的任何一者。

10.根据权利要求1所述的结构，其中，每个存储器元件的所述可编程电阻器包括具有多于两种的不同电阻状态的电阻式随机存取存储器型电阻器。

11.一种结构，包括：

12.根据权利要求11所述的结构，其中，在所述存储器元件内，所述可编程电阻器能够编程到多个不同电阻状态中的任何一个，以存储作为编程电阻状态的函数的权重值。

13.根据权利要求11所述的结构，

14.根据权利要求13所述的结构，还包括分别用于所述列的电流-电压转换器，其中，用于每列的每个电流-电压转换器连接到用于该列的所述列互连线，从用于该列的所述列互连线接收等于来自该列中所述存储体的所述缓冲的存储体特定的输出电流之和的列特定的输出电流，并且基于所述列特定的输出电流来输出列特定的模拟输出电压。

15.根据权利要求14所述的结构，其中，所述列特定的模拟输出电压表示点积计算的解。

16.根据权利要求11所述的结构，

17.根据权利要求16所述的结构，其中，每行内的每个初始存储体还包括连接到所述放大器的输入的多路复用器。

18.根据权利要求16所述的结构，其中，任何给定的行互连线将上游存储体中的在特定的存储体行地址处的一个存储器元件的一个可编程电阻器的输入端连接到相邻下游存储体中的在所述特定的存储体行地址处的另一存储器元件。

19.根据权利要求11所述的结构，其中，每个存储器元件的所述可编程电阻器包括电阻式随机存取存储器型电阻器、相变存储器型电阻器和磁隧道结型电阻器中的任何一者。

20.一种结构，包括：

技术总结本公开涉及用于存储器内序列处理的具有单电阻器存储器元件的分区存储器架构。用于存储器内序列处理的结构包括存储体阵列。每个存储体包括连接在输入节点和位线之间的存储器元件。每个存储器元件包括具有连接到输入节点的输入和连接到位线的输出的可编程电阻器。每个存储体包括连接到位线和输出节点的反馈缓冲器。同一列中的存储体的输出节点连接到相同的列互连线。每行中的初始存储体分别包括连接在输入节点和存储器元件之间的放大器。这些放大器的输出还通过行互连线连接到同一行中下游存储体中的存储器元件。可选地，电压缓冲器连接到行互连线并集成到至少一些存储体中。放大器、反馈缓冲器和电压缓冲器最小化局部IR降，从而最小化处理错误。技术研发人员：V·P·戈皮纳特,P·帕瓦朗德受保护的技术使用者：格芯（美国）集成电路科技有限公司技术研发日：技术公布日：2024/4/17