用于非易失性存储位的扫描链接口的系统和方法与流程

本公开的各种实施方案总体上涉及存储装置，并且更具体地涉及包括使用共享控制信号来执行一个或多个操作的非易失性分布式存储位的扫描链电路。

背景技术：

1、一般来说，存储器系统可以包括用于存储数据的存储器装置以及用于控制存储器装置的操作的主机(或控制器)。存储器装置可以被分类为易失性存储器(诸如例如，动态随机存取存储器(dram)、静态随机存取存储器(sram)等)和非易失性存储器(诸如例如，电可擦除可编程只读存储器(eeprom)、铁电随机存取存储器(fram)、相变存储器(pram)、磁阻随机存取存储器(mram)、电阻式随机存取存储器(rram/reram)、闪存等)。

2、非易失性存储器中的存储位(例如，非易失性分布式存储位)在以分布式方式分布时可以为在现场可编程门阵列(fpga)配置存储、神经网络权重/偏置存储、物理不可克隆函数(puf)实施方式等中的使用提供许多益处。在此类架构中执行的存储器操作(例如，读取、写入等)可能需要经由对应的读取/写入电路将各种控制信号(例如，读取控制信号、写入控制信号等)传播到分布式存储位。具体地，每个非易失性分布式存储位可能需要单独路由控制信号以进行操作。随着需要实施的非易失性分布式存储位的数量增加，将单独的控制信号路由到每个存储位可能变得具有挑战性。

技术实现思路

技术特征：

1.一种用于存储器装置的扫描链电路，其包括：

2.根据权利要求1所述的扫描链电路，其中将所述第一din加载到所述第一nvbit以及将所述第二din加载到所述第二nvbit被配置为同时发生。

3.根据权利要求1所述的扫描链电路，其中所述第一触发器使得能够基于所述时钟信号从所述第一nvbit提供第一数据输出(dout)，并且

4.根据权利要求1所述的扫描链电路，其中为了对所述第一nvbit执行写入操作：

5.根据权利要求4所述的扫描链电路，其中为了对所述第二nvbit执行写入操作：

6.根据权利要求1所述的扫描链电路，其还包括：

7.根据权利要求6所述的扫描链电路，其中为了对所述第一nvbit执行读取操作：

8.根据权利要求7所述的扫描链电路，其中为了对所述第二nvbit执行读取操作：

9.根据权利要求1所述的扫描链电路，其中所述共享控制信号包括以下项中的一者或多者：读取信号、写入信号、编程信号或使能信号。

10.一种用于存储器装置的位单元，其包括：

11.根据权利要求10所述的位单元，其还包括连接到所述一个或多个第一mtj和所述一个或多个第二mtj的一个或多个逻辑电路，所述一个或多个逻辑电路被配置为将电压传输到所述一个或多个第一mtj和所述一个或多个第二mtj以用于执行所述读取操作或所述写入操作。

12.根据权利要求10所述的位单元，其中所述一个或多个第一读取电路和所述一个或多个第二读取电路包括一个或多个交叉耦合的开关晶体管对，所述一个或多个交叉耦合的开关晶体管对被配置为在所述左支路与所述右支路之间提供电压的正反馈以用于执行所述读取操作。

13.根据权利要求10所述的位单元，其还包括连接到所述一个或多个第一mtj和所述一个或多个第二mtj的触发器，所述触发器被配置为基于时钟信号和所述写入控制信号将数据输入(din)加载到所述一个或多个第一mtj和/或所述一个或多个第二mtj以用于执行所述写入操作。

14.根据权利要求10所述的位单元，其还包括连接到所述一个或多个第一读取电路和所述一个或多个第二读取电路的输出锁存器，所述输出锁存器被配置为基于时钟信号和所述读取控制信号从所述一个或多个第一mtj和/或所述一个或多个第二mtj接收输出信号以用于执行所述读取操作。

15.根据权利要求10所述的位单元，其中所述读取操作的所述执行包括：

16.根据权利要求10所述的位单元，其还包括：

17.根据权利要求16所述的位单元，其中所述对跟随器晶体管包括n沟道金属氧化物半导体(nmos)晶体管或p沟道金属氧化物半导体(pmos)晶体管。

18.一种存储器装置，其包括：

19.根据权利要求18所述的存储器装置，其中所述一个或多个mtj和所述一个或多个逻辑电路是多个位单元的组件，其中所述一个或多个虚拟mtj的组合周边占用区位于所述多个位单元的组合周边占用区之外。

20.根据权利要求18所述的存储器装置，其中所述一个或多个逻辑电路包括触发器和输出锁存器。

技术总结本公开涉及用于非易失性存储位的扫描链接口的系统和方法。一种用于存储器装置的扫描链电路包括：第一非易失性存储位(nvbit)，所述第一nvbit被配置为接收共享控制信号；第二nvbit，所述第二nvbit被配置为接收所述共享控制信号；第一触发器，所述第一触发器连接到所述第一nvbit；以及第二触发器，所述第二触发器连接到所述第二nvbit和所述第一触发器。所述第一触发器使得能够基于时钟信号将第一数据输入(din)加载到所述第一nvbit，并且所述第二触发器使得能够基于所述时钟信号将第二din加载到所述第二nvbit。技术研发人员：S·M·阿拉姆,J·T·威廉姆斯受保护的技术使用者：艾沃思宾技术公司技术研发日：技术公布日：2024/4/17