忆阻器读取方法及计算机可读取介质与流程

本发明涉及忆阻器读取方法，特别涉及在存储器中可用于片上训练的忆阻器读取方法、以及存储有结果为执行该忆阻器读取方法的程序的计算机可读取介质。

背景技术：

1、随着大数据时代的到来，工艺节点不断缩小，存储器件占比日渐增大。对于易失性存储器，为了保持存储的数据不丢失，在断电情况下，仍然需要给存储器提供电源信号，这会导致额外的较大的单元漏电功耗。为此，提出有利用rram替代传统的易失性存储器来存储数据的方案。

2、rram(resistive random access memory，忆阻器)是一种基于忆阻器件工作原理的新型非易失存储器，是一种两端器件，其工作机理是利用导电细丝的形成和断裂表现出低高阻态。通过在忆阻器两端加上不同电压，可实现忆阻器的不同操作模式。常见操作为写入操作和读取操作。

3、在对忆阻器进行写入操作时，通过在忆阻器两个极板上施加不同极性的电压，可实现忆阻器在不同状态间的转换。其中，阻变层由低阻态向高阻态变化称为复位操作或擦除操作(reset)，由高阻态向低阻态变化称为置位操作或编程操作(set)。通常，刚制备的rram器件缺陷很少，其初始状态呈现高阻态(hrs，high resistance state)。在rram正常编程之前需要进行高压操作激活rram，这个操作称为形成操作(forming)。在对忆阻器进行读操作时，当忆阻器上下极板压差为正值时，根据读出的电流大小，可以判断出此时存储单元存储值为高阻态或者低阻态。

4、忆阻器具有结构简单，与现有cmos工艺兼容，高微缩性，多值存储，易于3d集成等优点。作为非易失性存储器，忆阻器在断电之后仍能保持数据，因而会有较小的单元漏电功耗。

5、另外，在现有的存内计算的背景下，由于硬件结构存在非理想性，因此，为了将电路的非理想性考虑在内而获得神经网络的全值，提高对于硬件的非理想性的鲁棒性，需要利用由忆阻器构成的神经网络加速器在硬件上执行片上训练。为了进一步提高片上训练的吞吐率，提高硬件上的能效面积效率，采用包括正向读取和反向读取在内的双向读取的方式来对存储于忆阻器的数据进行读取。

技术实现思路

1、本发明所要解决的技术问题

2、以1t1r的阻变寄存器为例，对其在反向读取时所存在的问题进行讨论。图4是表示现有技术的阻变寄存器在反向读取时的电压操作的示意图。如图4所示，1t1r的阻变寄存器包括忆阻器rram2和mos管q2，通过在字线wl上加高电平电压vwl＝vdd来选通该阻变寄存器。根据传统的反向读取方法，对于选中的阻变寄存器，需要在位线bl上加低电平电压vbl＝0v，在源线sl上加高电平电压vsl＝vread。此时，位线bl和源线sl上所施加的电压的差值大于mos管q3的阈值电压，从而在位线bl上产生由rram3的状态所决定的电流。若rram3为高阻态即对应于0，则位线bl上的电流为低值，即结果对应于0。反之，若rram3为低阻态即对应于1，则位线bl上的电流为高值，即结果对应于1。

3、然而，对于传统的反向读取方法，当在源线sl上加高电平时，由于在源线sl与mos管q3之间没有其他元器件进行阻隔，因此，mos管q3的源极会直接连接高电平。受mos管所固有的特性的影响，mos管q3的源-漏间的电压差最大不超过vg-vth，其中，vg表示栅极电压，vth表示mos管的阈值电压。由此，若源极直接连接高电平，则会导致mos管q3的开关阈值发生变化，从而会影响整个阻变寄存器的读取速度和裕量。

4、图5是用于对现有技术的阻变寄存器读取方法在正向读取与反向读取时的裕度和速度进行对比的示意图。如图5所示，对于现有技术中的传统的反向读取方法，其反向读取速度为正向读取速度的约33％，反向读取裕量为正向读取裕量的约80％，因此，会增加整个电路完成片上训练的耗时，降低电路的稳定性。此外，还会增加对读取数据进行处理的电路的设计难度，提高设计成本。

5、本发明是鉴于上述问题而完成的，其目的在于，提供一种忆阻器读取方法及计算机可读取介质，能避免读取速度和裕量降低，减少整个电路完成训练的耗时，提高电路稳定性，并降低电路设计成本。

6、解决技术问题的技术方案

7、为了解决上述问题，本发明的第一方面所涉及的忆阻器读取方法用于在片上训练时读取存储于阻变寄存器的数据，所述阻变寄存器包括：忆阻器，该忆阻器的一端连接至位线；以及选择晶体管，该选择晶体管的漏极与所述忆阻器的另一端相连接，源极连接至源线，所述忆阻器读取方法的特征在于，包括：将所述位线固定为高电平的步骤；通过将所述源线设为低电平来选取要读取的所述阻变寄存器的步骤；以及读取所述位线上的反向电流来实现反向读取的步骤，所述反向电流的大小表征存储于所述阻变寄存器的数据。

8、可选的，多个所述阻变寄存器构成阵列，所述阵列的各行的阻变寄存器的位线汇集于该行的位线总线，各列的阻变寄存器的源线汇集于该列的源线总线，所述将所述位线固定为高电平的步骤包括：将各行的所述位线总线固定为高电平的步骤，所述通过将所述源线设为低电平来选取要读取的所述阻变寄存器的步骤包括：将与第一向量中的各元素相对应的电平依序输入至各列的所述源线总线的步骤，所述第一向量由表示选取的0和表示不选取的1构成，所述读取所述位线上的反向电流来实现反向读取的步骤包括：读取各行的所述位线总线上的总反向电流来实现反向读取的步骤，各行的所述总反向电流的大小表征所述第一向量与存储于该行的所述阻变寄存器的数据的乘积之和。

9、可选的，各行的所述位线总线的输入端经由输入驱动器连接至寄存器，并且各列的所述源线总线的输入端经由所述输入驱动器连接至所述寄存器，所述将各行的所述位线总线固定为高电平的步骤包括：从所述寄存器经由所述输入驱动器向各行的所述位线总线的输入端发送高电平，所述将与第一向量中的各元素相对应的电平依序输入至各列的所述源线总线的步骤包括：从所述寄存器经由所述输入驱动器向各列的所述源线总线的输入端发送所述第一向量。

10、可选的，各行的所述位线总线的输出端经由模数转换器连接至移位加法器，所述读取各行的所述位线总线上的总反向电流来实现反向读取的步骤包括：从各行的所述位线总线的输出端经由所述模数转换器向所述移位加法器发送与所述总反向电流相对应的数字信号；以及由所述移位加法器基于所述数字信号来计算1比特的所述第一向量与存储于多个所述阻变寄存器的多比特的数据的卷积。

11、可选的，所述忆阻器读取方法还包括：将所述源线固定为低电平的步骤；通过将所述位线设为高电平来选取要读取的所述阻变寄存器的步骤；以及读取所述源线上的正向电流来实现正向读取的步骤，所述正向电流的大小表征存储于所述阻变寄存器的数据。

12、可选的，多个所述阻变寄存器构成阵列，所述阵列的各行的阻变寄存器的位线汇集于该行的位线总线，各列的阻变寄存器的源线汇集于该列的源线总线，所述将所述源线固定为低电平的步骤包括：将各列的所述源线总线固定为低电平的步骤，所述通过将所述位线设为高电平来选取要读取的所述阻变寄存器的步骤包括：将与第二向量中的各元素相对应的电平依序输入至各行的所述位线总线的步骤，所述第二向量由表示选取的1和表示不选取的0构成，所述读取所述源线上的正向电流来实现正向读取的步骤包括：读取各列的所述源线总线上的总正向电流来实现正向读取的步骤，各列的所述总正向电流的大小表征所述第二向量与存储于该列的所述阻变寄存器的数据的乘积之和。

13、可选的，各列的所述源线总线的输入端经由输入驱动器连接至寄存器，并且各行的所述位线总线的输入端经由所述输入驱动器连接至所述寄存器，所述将各列的所述源线总线固定为低电平的步骤包括：从所述寄存器经由所述输入驱动器向各列的所述源线总线的输入端发送低电平，所述将与第二向量中的各元素相对应的电平依序输入至各行的所述位线总线的步骤包括：从所述寄存器经由所述输入驱动器向各行的所述位线总线的输入端发送所述第二向量。

14、可选的，各列的所述源线总线的输出端经由模数转换器连接至移位加法器，所述读取各列的所述源线总线上的总正向电流来实现正向读取的步骤包括：从各列的所述源线总线的输出端经由所述模数转换器向所述移位加法器发送与所述总正向电流相对应的数字信号；以及由所述移位加法器基于所述数字信号来计算1比特的所述第二向量与存储于多个所述阻变寄存器的多比特的数据的卷积。

15、可选的，所述选择晶体管的栅极连接至字线，所述忆阻器读取方法还包括：通过将所述字线设为高电平来选通所述阻变寄存器的步骤。

16、可选的，多个所述阻变寄存器构成阵列，所述阵列的各行的阻变寄存器的字线汇集于该行的字线总线，所述通过将所述字线设为高电平来选通所述阻变寄存器的步骤包括：将与第三向量中的各元素相对应的电平依序输入至各行的所述字线总线的步骤，所述第三向量由表示选通的1和表示不选通的0构成。

17、可选的，各行的所述字线总线的输入端经由输入驱动器连接至寄存器，所述将与第三向量中的各元素相对应的电平依序输入至各行的所述字线总线的步骤包括：从所述寄存器经由所述输入驱动器向各行的所述字线总线的输入端发送所述第三向量。

18、另外，为了解决上述问题，本发明的第二方面所涉及的计算机可读取介质存储有如下程序，该程序用于执行本发明的第一方面所涉及的忆阻器读取方法。

19、发明效果

20、根据本发明所涉及的忆阻器读取方法及计算机可读取介质，能避免读取速度和裕量降低，减少整个电路完成训练的耗时，提高电路稳定性，并降低电路设计成本。