存储器系统的制作方法

本公开涉及集成电路，具体而言，涉及一种存储器系统。

背景技术：

1、高带宽存储器(hbm，high band width memory)是新兴的存储技术，通过将存储阵列设置在核心芯片上，将核心芯片设置在基础芯片上，将基础芯片和设置有存储器控制器的系统芯片通过通讯基板进行连接，可以实现对存储器容量的扩展。

2、随着高带宽存储器的应用，数据在存储器控制器(系统端控制器)和存储器之间的传输路径被极大延长。当系统端控制器和核心芯片之间传输路径较长、存在噪声干扰和技术缺陷等情况，容易导致传输的数据出现错误，当错误规模超出系统端的解码纠错模块(system ecc)的纠错能力和核心芯片上的解码纠错模块(on-die ecc)的纠错能力时，即使系统端的解码纠错模块能够检测到错误并作出相应处理，也会影响数据传输的速度，导致芯片的ras(reliability/availability/serviceability，可靠性、可用性、服务性)特性无法得到保障，性能降低。

3、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开的目的在于提供一种存储器系统，用于解决高带宽存储器应用过程中由于数据传输路径延长导致的数据错误规模增大、数据传输速度降低的问题。

2、根据本公开的第一方面，提供一种存储器系统，包括：控制器，所述控制器包括第一编解码器，所述第一编解码器用于对待写入存储器装置的原始数据进行编码，生成并输出第一传输数据，以及对存储器装置发送的第二传输数据进行解码纠错，得到所述原始数据；存储器装置，所述存储器装置包括基础芯片和堆叠于所述基础芯片上的多个核心芯片，所述基础芯片包括第二编解码器，用于对来自所述控制器的所述第一传输数据进行解码纠错，获得所述原始数据，并根据解码获得的所述原始数据生成第三传输数据，将所述第三传输数据传输至所述核心芯片，以及用于对来自所述核心芯片的第四传输数据进行解码纠错，生成并输出所述第二传输数据，所述第四传输数据包括所述原始数据。

3、在本公开的一种示例性实施例中，所述第一传输数据包括所述原始数据和第一传输校验码，所述第二传输数据包括所述原始数据和第二传输校验码。

4、在本公开的一种示例性实施例中，所述第二编解码器包括：

5、第一传输解码器，与所述控制器连接，用于接收所述第一传输数据，对所述第一传输数据进行解码纠错，获得所述原始数据；

6、第一传输编码器，连接所述第一传输解码器和所述核心芯片，用于根据所述第一传输解码器解码获得的所述原始数据生成所述第三传输校验码，根据所述原始数据和所述第三传输校验码生成所述第三传输数据，并将所述第三传输数据传输至所述核心芯片。

7、在本公开的一种示例性实施例中，所述核心芯片包括：

8、片上符号纠错编码器，连接所述第二编解码器，用于接收所述第三传输数据，根据所述第三传输数据生成存储校验码，并将所述存储校验码发送至存储阵列；

9、存储阵列，连接所述片上符号纠错编码器，用于存储所述第三传输数据和所述存储校验码；

10、其中，由核心芯片发送至所述第二编解码器的所述第四传输数据包括所述第三传输数据和所述存储校验码。

11、在本公开的一种示例性实施例中，所述第二编解码器还包括：

12、片上符号纠错解码器，连接所述核心芯片和所述控制器，用于接收所述第四传输数据，根据所述存储校验码对所述第四传输数据解码纠错获取所述原始数据和所述第三传输校验码，将所述第二传输校验码设置为所述第三传输校验码，根据所述原始数据和所述第二传输校验码生成所述第二传输数据，将所述第二传输数据发送至所述控制器。

13、在本公开的一种示例性实施例中，所述片上符号纠错编码器设置在每个所述核心芯片上。

14、在本公开的一种示例性实施例中，所述第二编解码器包括：

15、第一传输解码器，与所述控制器连接，用于接收所述第一传输数据，对所述第一传输数据进行解码纠错以获得所述原始数据；

16、第一传输编码器，连接所述第一传输解码器和所述核心芯片，用于根据所述第一传输解码器解码纠错获得的所述原始数据生成所述第三传输校验码，根据所述原始数据和所述第三传输校验码生成所述第三传输数据，并将所述第三传输数据传输至所述核心芯片；

17、第二传输解码器，连接所述核心芯片，用于接收所述第四传输数据，对所述第四传输数据进行解码纠错以获得所述原始数据；

18、第二传输编码器，连接所述第二传输解码器和所述控制器，用于根据所述第二传输解码器解码纠错获得的所述原始数据生成所述第二传输校验码，根据所述原始数据和所述第二传输校验码生成所述第二传输数据，将所述第二传输数据发送至所述控制器；

19、其中，所述第四传输数据包括所述原始数据和第三传输校验码。

20、在本公开的一种示例性实施例中，所述第二编解码器包括：

21、第一传输解码器，连接所述控制器和所述核心芯片，用于接收所述第一传输数据，对所述第一传输数据进行解码纠错以获得所述原始数据，以及接收所述第四传输数据，对所述第四传输数据进行解码纠错以获得所述原始数据；

22、第一传输编码器，连接所述第一传输解码器和所述核心芯片，用于根据所述第一传输解码器对所述第一传输数据解码纠错获得的所述原始数据生成所述第三传输校验码，根据所述原始数据和所述第三传输校验码生成所述第三传输数据，并将所述第三传输数据传输至所述核心芯片，以及，根据所述第一传输解码器对所述第四传输数据解码纠错获得的所述原始数据生成所述第二传输校验码，根据所述原始数据和所述第二传输校验码生成所述第二传输数据，并将所述第二传输数据发送至所述控制器；

23、其中，所述第四传输数据包括所述原始数据和所述第三传输校验码。

24、在本公开的一种示例性实施例中，所述核心芯片包括：

25、片上符号纠错编码器，连接所述第二编解码器，用于接收所述第三传输数据，根据所述第三传输数据生成存储校验码，将所述存储校验码和所述第三传输数据发送至所述存储阵列；

26、存储阵列，连接所述片上符号纠错编码器和片上符号纠错解码器，用于存储所述第三传输数据和所述存储校验码，以及读出所述第三传输数据和所述存储校验码；

27、片上符号纠错解码器，连接所述存储阵列，用于将接收的所述第三传输数据和所述存储校验码作为所述第五传输数据，并根据所述存储校验码对所述第五传输数据解码纠错以获得所述第三传输数据，将所述第三传输数据作为所述第四传输数据发送至所述第二编解码器。

28、在本公开的一种示例性实施例中，所述片上符号纠错编码器和所述片上符号纠错解码器均设置在每个所述核心芯片上。

29、在本公开的一种示例性实施例中，所述第二编解码器包括：

30、第一传输解码器，与所述控制器连接，用于接收所述第一传输数据，对所述第一传输数据进行解码纠错，获得所述原始数据；

31、第一传输编码器，连接所述第一传输解码器，用于根据所述第一传输解码器解码纠错获得的所述原始数据生成所述第三传输校验码；

32、片上符号纠错编码器，连接所述第一传输编码器和所述核心芯片，用于根据所述第一传输解码器解码纠错获得的所述原始数据和所述第二传输校验码生成所述存储校验码，根据所述第一传输解码器解码纠错获得的所述原始数据、所述第三传输校验码、所述存储校验码生成所述第三传输数据，并将所述第三传输数据发送至所述核心芯片；

33、片上符号纠错解码器，连接所述核心芯片和所述控制器，用于接收来自所述核心芯片的所述第四传输数据，所述第四传输数据包括从所述核心芯片读出的所述原始数据、所述第三传输校验码和所述存储校验码，并根据所述存储校验码对所述第四传输数据解码纠错以获得所述原始数据和所述第三传输校验码，将所述第二传输校验码设置为所述第三传输校验码，根据所述原始数据和所述第二传输校验码生成所述第二传输数据，将所述第二传输数据发送至所述控制器。

34、在本公开的一种示例性实施例中，所述核心芯片包括：

35、存储阵列，连接所述片上符号纠错编码器和所述片上符号纠错解码器，用于存储所述第三传输数据；

36、其中，所述核心芯片从所述第二编解码器接收所述第三传输数据，并发送至所述存储阵列存储；并且所述核心芯片从所述存储阵列读出所述第三传输数据，并将读出的所述第三传输数据作为第四传输数据发送至所述第二编解码器。

37、在本公开的一种示例性实施例中，所述第一传输解码器在检测到所述第一传输数据存在符合第一预设条件的错误时，对所述控制器输出第一告警信息。

38、在本公开的一种示例性实施例中，所述片上符号纠错解码器在基于所述存储校验码检测到符合第二预设条件的错误时，对所述控制器输出第二告警信息。

39、在本公开的一种示例性实施例中，所述第二传输解码器在检测到所述第四传输数据存在符合第一预设条件的错误时，对所述控制器输出第三告警信息。

40、在本公开的一种示例性实施例中，所述第一传输解码器在检测到所述第四传输数据存在符合第一预设条件的错误时，对所述控制器输出第三告警信息。

41、在本公开的一种示例性实施例中，还包括系统芯片和通讯基板，所述系统芯片和所述基础芯片均设置在所述通讯基板上且通过所述通讯基板实现电连接，所述控制器设置于系统芯片上。

42、在本公开的一种示例性实施例中，所述存储器装置为高带宽存储器装置。

43、本公开实施例通过在基础芯片上设置第二编解码器，对基础芯片与控制器之间传输的数据、基础芯片与核心芯片之间传输的数据进行纠错解码，可以减少由于控制器与核心芯片之间通讯路径过长导致的数据错误，提高数据通讯的准确性。

44、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。