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磁性存储器装置的制作方法

  • 国知局
  • 2024-07-31 19:58:51

本技术实施例涉及磁性存储器装置及其操作方法。

背景技术:

1、磁阻随机存取存储器(mram)是将数据存储于磁域中的一种类型的非易失性随机存取存储器。mram具有低功率消耗及高数据保持的优点。mram可用于微控制器单元(mcu)、物联网(iot)及穿戴式装置中。

技术实现思路

1、本实用新型的实施例涉及一种磁性存储器装置,其包括:磁性感测阵列,其经配置以感测外部磁场强度;电压调制器,其经配置以响应于所述外部磁场强度大于阈值磁场强度而提供不同于所述磁性存储器装置的当前写入电压的测试电压;错误检查阵列,其经配置以使用所述测试电压作为所述错误检查阵列的写入电压且提供对应于所述测试电压的位错误率;及控制单元,其经配置以基于所述位错误率等于或小于阈值位错误率而将所述磁性存储器装置的写入电压从所述当前写入电压调整到所述测试电压。

2、本实用新型的实施例涉及一种磁性存储器装置,其包括:磁性感测阵列,其经配置以感测外部磁场强度;电压调制器,其经配置以响应于所述外部磁场强度大于阈值磁场强度而提供不同于所述磁性存储器装置的当前写入电压的测试电压;错误检查阵列,其经配置以使用所述测试电压作为所述错误检查阵列的写入电压且提供对应于所述测试电压的位错误率;及控制单元,其经配置以基于所述位错误率等于或小于阈值位错误率而将所述磁性存储器装置的写入电压从所述当前写入电压调整到所述测试电压。

3、本实用新型的实施例涉及一种用于操作磁性存储器装置的方法,其包括:通过磁性感测阵列感测外部磁场强度;响应于所述外部磁场强度大于阈值磁场强度而提供不同于所述磁性存储器装置的当前写入电压的测试电压;读取错误检查阵列的多个错误检查元件的初始逻辑值;使用所述测试电压作为写入电压将相同逻辑值写入到所述多个错误检查元件中的每一错误检查元件;比较所述多个错误检查元件的经写入逻辑值与所述初始逻辑值以计算对应于所述测试电压的位错误率;及基于所述位错误率等于或小于阈值位错误率而将所述磁性存储器装置的写入电压从所述当前写入电压调整到所述测试电压。

技术特征:

1.一种磁性存储器装置,其特征在于其包括:

2.根据权利要求1所述的磁性存储器装置,其特征在于所述磁性感测阵列包括一或多个磁性感测区段,且其中所述一或多个磁性感测区段中的每一磁性感测区段经配置以感测一范围的外部磁场强度。

3.根据权利要求1所述的磁性存储器装置,其特征在于所述磁性感测阵列包括以模式布置的具有初始逻辑值0或1的多个磁性感测元件,且其中所述磁性感测阵列经配置以基于所述初始逻辑值的翻转率来感测所述外部磁场强度。

4.根据权利要求1所述的磁性存储器装置,其特征在于所述磁性感测阵列包括多个磁性感测元件,且其中所述磁性感测阵列感测所述外部磁场强度的灵敏度是基于所述多个磁性感测元件中的每一磁性感测元件的形状及大小及邻近磁性感测元件之间的间距。

5.根据权利要求1所述的磁性存储器装置,其特征在于所述错误检查阵列包括以模式布置的具有初始逻辑值0或1的多个错误检查元件,且其中所述多个错误检查元件中的每一错误检查元件包括磁性数据胞元及参考胞元。

6.一种磁性存储器装置,其特征在于其包括:

7.根据权利要求6所述的磁性存储器装置,其特征在于所述多个磁性感测元件是布置于一或多个磁性感测区段中,且其中所述一或多个磁性感测区段中的每一磁性感测区段经配置以感测外部磁场强度的范围。

8.根据权利要求6所述的磁性存储器装置,其特征在于所述磁性感测阵列感测所述外部磁场强度的灵敏度是基于所述多个磁性感测元件中的每一磁性感测元件的形状及大小及邻近磁性感测元件之间的间距。

9.一种磁性存储器装置,其特征在于其包括:

10.根据权利要求9所述的磁性存储器装置,其特征在于所述磁性感测阵列包括多个磁性感测元件,其中所述多个磁性感测元件中的每一磁性感测元件包括圆形形状、方形形状、三角形形状、矩形形状或卵形形状,其中每一磁性感测元件具有在约10nm到约200nm之间的宽度,且其中邻近磁性感测元件之间的间距是在约10nm到约1000nm之间。

技术总结本技术一些实施例涉及一种磁性存储器装置。所述磁性存储器装置包含经配置以感测外部磁场强度的磁性感测阵列。所述磁性存储器装置进一步包含经配置以响应于所述外部磁场强度大于阈值磁场强度而提供不同于所述磁性存储器装置的当前写入电压的测试电压的电压调制器。所述磁性存储器装置进一步包含错误检查阵列,所述错误检查阵列经配置以使用所述测试电压作为其写入电压,且提供对应于所述测试电压的位错误率。所述磁性存储器装置进一步包含控制单元,所述控制单元经配置以基于所述位错误率等于或小于阈值位错误率而将所述磁性存储器装置的写入电压从所述当前写入电压调整到所述测试电压。技术研发人员:陈家庠,张智扬,王家佑,施孟君受保护的技术使用者:台湾积体电路制造股份有限公司技术研发日:20230619技术公布日:2024/5/29

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