存储器自测试电路、芯片及计算装置的制作方法

本公开涉及计算机，尤其是一种存储器自测试电路、芯片及计算装置。

背景技术：

1、可测试性设计(design for testbility)技术是集成电路设计过程中，加入特定的测试逻辑设计，使得制造出的芯片本身带有测试功能，从而降低在芯片制造测试过程中的成本。针对于存储器而言，可测试性设计主要为存储器内建自测试技术(mbist，memorybuilt-in self test)，其可以对存储器内部阵列进行测试并提供测试功能。

2、目前的存储器自测试方案，通常是针对单个存储器阵列执行的，在多存储器阵列的场景下，无法灵活控制对多个存储器阵列进行并行测试，测试效率较低。

技术实现思路

1、本公开的实施例提供了一种存储器自测试电路，该电路包括：至少一个被测存储阵列、至少一个自测试单元、测试控制器，其中，至少一个被测存储阵列中的被测存储阵列和至少一个自测试单元中的自测试单元一一对应；测试控制器用于：向至少一个自测试单元发送用于控制至少一个自测试单元并行地对各自对应的被测存储阵列进行测试的启动指令；至少一个自测试单元分别用于：响应于接收到启动指令，对各自对应的被测存储阵列进行自测试，并在自测试结束后，输出自测试结果；测试控制器进一步用于：根据自测试结果，从至少一个被测存储阵列中确定故障存储阵列以及确定故障存储阵列中的故障存储单元的地址；向故障存储阵列对应的自测试单元发送用于指示对故障存储阵列进行自动修复的修复指令；故障存储阵列对应的自测试单元用于：根据故障存储单元的地址，对故障存储单元进行修复。

2、在一些实施例中，该电路还包括存储阵列选择寄存器；测试控制器进一步用于：通过配置存储阵列选择寄存器，选择至少一个被测存储阵列中的全部被测存储阵列，并向至少一个自测试单元中的每个自测试单元发送自测试启动指令；响应于检测到至少一个自测试单元执行自测试操作均结束，通过配置存储阵列选择寄存器，从至少一个被测存储阵列中，依次选择被测存储阵列作为目标被测存储阵列；当前选择的目标被测存储阵列对应的自测试单元用于：响应于确定目标被测存储阵列为故障存储阵列，再次对故障存储阵列进行测试，确定故障存储阵列包括的故障存储单元的地址。

3、在一些实施例中，至少一个自测试单元分别包括自修复寄存器；测试控制器进一步用于：配置故障存储阵列对应的自测试单元包括的自修复寄存器，并向故障存储阵列对应的自测试单元发送修复指令。

4、在一些实施例中，至少一个被测存储阵列包括冗余存储阵列；故障存储阵列对应的自测试单元进一步用于：响应于接收到修复指令，从冗余存储阵列中确定用于替换故障存储单元的目标冗余存储单元；建立表示故障存储单元的地址与目标冗余存储单元的地址的对应关系的修复信息；将修复信息存入预设的修复信息存储区中。

5、在一些实施例中，该电路还包括主控制器，主控制器用于：在电路启动时，从修复信息存储区中读取修复信息，根据修复信息，将故障存储单元的地址映射到目标冗余存储单元的地址。

6、在一些实施例中，测试控制器包括数据寄存器和指令寄存器；测试控制器进一步用于：通过配置指令寄存器，设置至少一个被测存储阵列分别对应的自测试单元中的自测试相关寄存器的地址，并设置自测试相关寄存器为可写；通过配置数据寄存器，设置向自测试相关寄存器中写入的数据，以完成对至少一个自测试单元的自测试配置；在至少一个自测试单元均进行自测试结束后，通过配置指令寄存器，设置至少一个被测存储阵列分别对应的自测试单元中的自测试相关寄存器的地址，并设置自测试相关寄存器为可读。

7、在一些实施例中，自测试相关寄存器包括：地址控制寄存器、循环控制寄存器、命令寄存器和调试寄存器；地址控制寄存器用于在自测试单元进行自测试前，设置被测试的存储单元的地址；循环控制寄存器用于在自测试单元进行自测试前，设置对应的被测存储阵列进行测试的遍历方式；命令寄存器包括错误标志位，错误标志位用于在自测试单元进行自测试结束后，设置为表示对应的被测存储阵列是否发生故障的数据；调试寄存器用于在自测试单元进行自测试结束后，存储发生故障的存储单元的地址。

8、在一些实施例中，至少一个被测存储阵列中的每个被测存储阵列由阻变型随机存储器构成。

9、根据本公开实施例的另一个方面，提供了一种芯片，该芯片包括上述存储器自测试电路。

10、根据本公开实施例的另一个方面，提供了一种计算装置，该计算装置包括上述芯片。

11、本公开上述实施例提供的存储器自测试电路、芯片及计算装置，通过设置至少一个被测存储阵列，每个被测试存储阵列对应一个自测试单元，测试控制器控制各个自测试单元并行地对各自对应的被测存储阵列进行测试，至少一个自测试单元分别对各自对应的被测存储阵列进行自测试，并在自测试结束后，输出自测试结果，测试控制器根据自测试结果，从至少一个被测存储阵列中确定故障存储阵列以及确定故障存储阵列中的故障存储单元的地址，故障存储阵列对应的自测试单元根据故障存储单元的地址，对故障存储单元进行修复。本公开实施例实现了通过控制多个自测试单元对多个被测存储阵列进行并行测试，并对故障存储阵列进行针对性地修复，从而提高了对多个被测存储阵列进行测试的效率，有助于提高存储器生产的良率。

12、下面通过附图和实施例，对本公开的技术方案做进一步的详细描述。

技术特征：

1.一种存储器自测试电路，包括：至少一个被测存储阵列、至少一个自测试单元、测试控制器，其中，所述至少一个被测存储阵列中的被测存储阵列和所述至少一个自测试单元中的自测试单元一一对应；

2.根据权利要求1所述的电路，其中，所述电路还包括存储阵列选择寄存器；

3.根据权利要求2所述的电路，其中，所述至少一个自测试单元分别包括自修复寄存器；

4.根据权利要求3所述的电路，其中，所述至少一个被测存储阵列包括冗余存储阵列；

5.根据权利要求4所述的电路，其中，所述电路还包括主控制器，所述主控制器用于：

6.根据权利要求1所述的电路，其中，所述测试控制器包括数据寄存器和指令寄存器；

7.根据权利要求6所述的电路，其中，所述自测试相关寄存器包括：地址控制寄存器、循环控制寄存器、命令寄存器和调试寄存器；

8.根据权利要求1-7任一项所述的电路，其中，所述至少一个被测存储阵列中的每个被测存储阵列由非易失性存储器构成，所述非易失性存储器的类型包括以下至少一种：阻变型随机存储器、磁性随机存储器。

9.一种芯片，其特征在于，包括根据权利要求1-8中任一项所述的存储器自测试电路。

10.一种计算装置，其特征在于，包括根据权利要求9所述的芯片。

技术总结本公开实施例公开了一种存储器自测试电路、芯片及计算装置，其中，该电路包括：至少一个被测存储阵列、至少一个自测试单元、测试控制器，测试控制器向至少一个自测试单元发送启动指令；自测试单元响应于接收到启动指令，对各自对应的被测存储阵列进行自测试，在自测试结束后，输出自测试结果；测试控制器根据自测试结果，从各个被测存储阵列中确定故障存储阵列和故障存储单元的地址；向故障存储阵列对应的自测试单元发送修复指令；故障存储阵列对应的自测试单元根据故障存储单元的地址，对故障存储单元进行修复。本公开实施例实现了对故障存储阵列进行针对性地修复，从而提高了对多个被测存储阵列进行测试的效率，有助于提高存储器生产的良率。技术研发人员：常亮,吴强受保护的技术使用者：南京后摩智能科技有限公司技术研发日：技术公布日：2024/6/11