一种系统芯片架构及其读取片外数据的方法与流程

本发明涉及集成电路，特别涉及一种系统芯片架构及其读取片外数据的方法。

背景技术：

1、系统芯片(system on ch i p，soc)是一种高度集成的电子系统，其将多个功能模块整合到一个单一的芯片上，以提高系统性能、降低功耗，并减小物理尺寸。其核心目标在于诸如处理器、内存、接口控制器等组件集成在一个芯片上，以便实现更紧凑、更高效的电子系统。

2、图1示出典型的系统芯片的架构示意图，如图1所示，所述系统芯片100包含1个或者多个cpu 101，1个或者多个直接内存访问(d i rect memory access，dma)控制器102、非易失性存储器控制器(nv-mem contro l l er)104、sram存储器105以及外设控制器106，各器件之间通过芯片内的系统总线103进行通信。其中dma作为系统总线的主设备实现直接内存访问，其不需要cpu的过多参与。所述非易失性存储器控制器104可以访问片外的nor-flash或者eeprom等非易失性存储器200，所述外设控制器106可支持i2c、uart等。

3、如图2或图3所示，所述系统芯片可通过cpu或dma控制器实现与片外非易失性存储器的数据交互，具体而言，是将cpu或者dma控制器作为系统总线的设备，发起数据传输，从所述片外非易失性存储器读取数据，然后存入片内的sram存储器105中，随后cpu可直接从sram内读取数据或者指令。

4、虽然所述系统芯片可将整块的数据从片外非易失性存储器搬运到片内的sram存储器中，如图4所示，但是非易失性存储器作为低成本电子元器件，通常仅包括数个pad，需要通过4线spi或者2线i 2c来访问，其在接口上通常不考虑额外的奇偶校验位或者ecc校验值。因此，通过pcb访问片外的非易失性存储器，芯片的封装和pcb可能引入传输错误，且不能被检测或者纠正，进而导致被写入片内的sram的数据本身就可能是错误的。在金融证券、工业或者军品、航空航天等高可靠性应用场景，不可检测的数据存取或者传输错误往往带来巨大的损失。

技术实现思路

1、针对现有技术中的部分或全部问题，本发明第一方面提供一种系统芯片架构，包括：

2、ecc缓存模块，其包括第一分区及第二分区，所述第一分区及第二分区分别具有地址线、数据线及写使能信号线，其中所述第二分区的地址线由所述写使能信号线控制，且所述第一分区用于存储数据，以及所述第二分区用于存储校验值；以及

3、ecc校验模块，其与所述ecc缓存模块可通信地连接，用于基于所述第一分区中的数据及第二分区中的校验值进行ecc校验。

4、进一步地，所述第二分区包括或非门，通过～wen0&～wen1控制所述或非门，其中～wen0、～wen1分别为第一、第二分区的写使能信号线的非计算。

5、进一步地，所述ecc缓存模块的深度根据芯片的规格确定。

6、进一步地，所述第二分区的大小根据第一分区的大小及数据分区的位宽确定。

7、进一步地，所述系统芯片架构还包括：cpu、直接内存访问(d i rect memoryaccess，dma)控制器、非易失性存储器控制器、sram存储器以及外设控制器，所述ecc缓存模块通过芯片内的系统总线与所述cpu、直接内存访问控制器、非易失性存储器控制器、sram存储器以及外设控制器通信。

8、进一步地，所述非易失性存储器控制器用于将片外非易失性存储器中的数据搬运至所述ecc缓存模块。

9、基于如前所述的系统芯片架构，本发明第二方面提供一种用于系统芯片的读取片外数据的方法，包括：

10、从片外非易失性存储器中搬运指定大小的未校验原始数据至ecc缓存模块的第一分区，其中所述指定大小不大于所述第一分区的大小；

11、从片外非易失性存储器中搬运与所述未校验原始数据对应的校验值至ecc缓存模块的第二分区；

12、通过所述ecc校验模块，基于所述第一分区中的数据及第二分区中的校验值进行ecc校验：

13、若校验通过，则将所述第一分区中的数据搬运至sram存储器中；否则

14、重新从所述片外非易失性存储器中搬运数据及校验值进行ecc校验；以及

15、重复前述步骤，直至所有数据搬运完成。

16、本发明提供的一种系统芯片架构及其读取片外数据的方法，通过在系统芯片的内部引入额外的ecc缓存及校验模块，以实现非易失性存储器的ecc校验功能和传输功能。所述系统芯片架构不需要修改现有的系统芯片中其他元器件的结构，即可实现ecc校验，进而提高系统芯片读取片外数据的准确率，进而提高芯片可靠性。所述系统芯片架构可应用于金融证券、工业或者军品、航空航天等高可靠性应用场景中，避免不可检测的数据存取或者传输错误巨大的损失。

技术特征：

1.一种系统芯片架构，其特征在于，包括：

2.如权利要求1所述的系统芯片架构，其特征在于，所述第二分区包括或非门，通过～wen0&～wen1控制所述或非门，其中～wen0、～wen1分别为第一写使能信号线及第二写使能信号线的取反值。

3.如权利要求1所述的系统芯片架构，其特征在于，所述ecc缓存模块的深度根据芯片的规格确定。

4.如权利要求1所述的系统芯片架构，其特征在于，所述第二分区的位宽根据第一分区的位宽确定。

5.如权利要求1所述的系统芯片架构，其特征在于，还包括：cpu、直接内存访问控制器、非易失性存储器控制器、sram存储器以及外设控制器，且所述ecc缓存模块通过芯片内的系统总线与所述cpu、直接内存访问控制器、非易失性存储器控制器、sram存储器以及外设控制器通信。

6.如权利要求5所述的系统芯片架构，其特征在于，所述非易失性存储器控制器被配置为将片外非易失性存储器中的数据搬运至所述ecc缓存模块。

7.一种用于如权利要求1至6任一所述的系统芯片架构的读取片外数据的方法，其特征在于，包括步骤：

技术总结本发明提供的一种系统芯片架构，其包括ECC缓存模块以及ECC校验模块。其中ECC缓存模块包括第一分区及第二分区，第一分区及第二分区分别具有地址线、数据线及写使能信号线，其中第二分区的地址线由写使能信号线控制，且第一分区用于存储数据，以及第二分区用于存储校验值。ECC校验模块与ECC缓存模块可通信地连接，以基于第一分区中的数据及第二分区中的校验值进行ECC校验。通过在系统芯片的内部引入额外的ECC缓存及校验模块，可实现非易失性存储器的ECC校验功能和传输功能，提高芯片数据传输的可靠性。技术研发人员：江国范,周炜受保护的技术使用者：青芯科技（无锡）有限公司技术研发日：技术公布日：2024/6/13