一种控制电路及其方法、存储器与流程

本公开涉及半导体，尤其涉及一种控制电路及其方法、存储器。

背景技术：

1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(double data rate，ddr)传输的存储器等器件。

2、在动态随机存取存储器(dynamic random access memory，dram)芯片中，对于芯片的片内终结(on die termination，odt)功能，终端电阻的阻抗匹配需要满足预设时序条件，但是由于传输线路上的延迟时间不同，导致时序存在偏差，从而影响了dq模块的odt功能，降低了信号完整性(signal integrity，si)。

技术实现思路

1、本公开实施例提供了一种控制电路及其方法、存储器。

2、第一方面，本公开实施例提供了一种控制电路，控制电路包括时钟生成模块、命令译码模块、命令处理模块和命令控制模块，时钟生成模块分别与命令译码模块、命令处理模块和命令控制模块连接，且命令处理模块还与命令控制模块连接，其中：

3、时钟生成模块，用于接收外部时钟信号，并根据外部时钟信号生成第一时钟信号、第二时钟信号和第三时钟信号；其中，第一时钟信号早于第二时钟信号，第二时钟信号早于第三时钟信号；

4、命令译码模块，用于接收命令地址信号和第三时钟信号，并对命令地址信号进行译码处理，得到译码信号，根据第三时钟信号对译码信号进行采样处理，得到读命令信号；

5、命令处理模块，用于接收第三时钟信号、读命令信号和读延迟信号，并根据第三时钟信号和读延迟信号对读命令信号进行延迟处理，得到读控制信号，其中，读延迟信号包括读延迟(read latency，rl)信息；

6、命令控制模块，用于接收第一时钟信号、第二时钟信号和读控制信号，并根据第一时钟信号和第二时钟信号对读控制信号进行采样和脉冲拓宽处理，得到目标控制信号；其中，命令地址信号与目标控制信号之间的间隔时间满足预设时序条件，且目标控制信号用于控制终端电阻的导通状态。

7、在一些实施例中，控制电路还包括模式寄存器模块，模式寄存器模块与命令处理模块连接，其中：

8、模式寄存器模块，用于设置rl信息，生成包括rl信息的读延迟信号，并将读延迟信号提供给命令处理模块。

9、在一些实施例中，时钟生成模块，用于对外部时钟信号进行分频以及第一时钟延迟处理，得到第一时钟奇信号和第一时钟偶信号，其中，第一时钟奇信号和第一时钟偶信号的时钟周期均是外部时钟信号的时钟周期的两倍，且第一时钟信号是由第一时钟奇信号和第一时钟偶信号组成，第一时钟奇信号和第一时钟偶信号之间的相位差为180度；以及

10、时钟生成模块，还用于对外部时钟信号进行分频以及第二时钟延迟处理，得到第二时钟奇信号和第二时钟偶信号，其中，第二时钟奇信号和第二时钟偶信号的时钟周期均是外部时钟信号的时钟周期的两倍，且第二时钟信号是由第二时钟奇信号和第二时钟偶信号组成，第二时钟奇信号和第二时钟偶信号之间的相位差为180度；

11、时钟生成模块，还用于对外部时钟信号进行分频以及第三时钟延迟处理，得到第三时钟奇信号和第三时钟偶信号，其中，第三时钟奇信号和第三时钟偶信号的时钟周期均是外部时钟信号的时钟周期的两倍，且第三时钟信号是由第三时钟奇信号和第三时钟偶信号组成，第三时钟奇信号和第三时钟偶信号之间的相位差为180度。

12、在一些实施例中，第一时钟延迟处理对应的延迟时间小于第二时钟延迟处理对应的延迟时间；第二时钟延迟处理对应的延迟时间小于第三时钟延迟处理对应的延迟时间。

13、在一些实施例中，命令译码模块，用于对命令地址信号进行译码处理，得到译码奇信号和译码偶信号；根据第三时钟奇信号对译码奇信号进行采样处理，得到读命令奇信号；以及根据第三时钟偶信号对译码偶信号进行采样处理，得到读命令偶信号；

14、命令处理模块，用于根据第三时钟奇信号和读延迟信号对读命令奇信号进行延迟处理，得到读控制奇信号；以及根据第三时钟偶信号和读延迟信号对读命令偶信号进行延迟处理，得到读控制偶信号；

15、其中，译码信号是由译码奇信号和译码偶信号组成，读命令信号是由读命令奇信号和读命令偶信号组成，读控制信号是由读控制奇信号和读控制偶信号组成。

16、在一些实施例中，命令控制模块包括第一控制模块、第二控制模块、逻辑模块和延迟可调模块，其中：

17、第一控制模块，用于接收第一时钟奇信号、第二时钟奇信号和读控制奇信号，根据第一时钟奇信号和第二时钟奇信号对读控制奇信号进行采样和脉冲拓宽处理，得到第一控制信号；

18、第二控制模块，用于接收第一时钟偶信号、第二时钟偶信号和读控制偶信号，根据第一时钟偶信号和第二时钟偶信号对读控制偶信号进行采样和脉冲拓宽处理，得到第二控制信号；

19、逻辑模块，用于对第一控制信号和第二控制信号进行逻辑运算，得到初始控制信号；

20、延迟可调模块，用于接收模式控制信号和初始控制信号，根据模式控制信号对初始控制信号进行延迟处理，得到目标控制信号。

21、在一些实施例中，逻辑模块包括第一或门，其中：

22、第一或门的第一输入端与第一控制模块的输出端连接，用于接收第一控制信号；第一或门的第二输入端与第二控制模块的输出端连接，用于接收第二控制信号；

23、第一或门的输出端与延迟可调模块的输入端连接，用于输出初始控制信号。

24、在一些实施例中，延迟可调模块包括k个延迟单元，k为大于0的整数，其中：

25、延迟可调模块，用于根据模式控制信号从k个延迟单元中确定目标数量的延迟单元，通过目标数量的延迟单元对初始控制信号进行延迟处理，得到目标控制信号。

26、在一些实施例中，第一控制模块包括第一采样模块、第二采样模块和第三采样模块，其中：

27、第一采样模块，用于根据第二时钟奇信号对读控制奇信号进行采样处理，得到第一采样奇信号；

28、第二采样模块，用于根据第一时钟奇信号对第一采样奇信号进行采样处理，得到第二采样奇信号；

29、第三采样模块，用于根据第一时钟奇信号对第二采样奇信号进行采样和脉冲拓宽处理，得到第一控制信号；

30、第二控制模块包括第四采样模块、第五采样模块和第六采样模块，其中：

31、第四采样模块，用于根据第二时钟偶信号对读控制偶信号进行采样处理，得到第一采样偶信号；

32、第五采样模块，用于根据第一时钟偶信号对第一采样偶信号进行采样处理，得到第二采样偶信号；

33、第六采样模块，用于根据第一时钟偶信号对第二采样偶信号进行采样和脉冲拓宽处理，得到第二控制信号。

34、在一些实施例中，第三采样模块包括第一采样子模块和至少一个第二采样子模块，其中：

35、第一采样子模块，用于根据第一时钟奇信号对第二采样奇信号进行采样处理，得到第三采样奇信号；

36、至少一个第二采样子模块，用于根据第三采样奇信号和第二采样奇信号进行逻辑处理，得到第四采样奇信号，根据第一时钟奇信号对第四采样奇信号进行采样处理，得到第一控制信号；

37、第六采样模块包括第三采样子模块和至少一个第四采样子模块，其中：

38、第三采样子模块，用于根据第一时钟偶信号对第二采样偶信号进行采样处理，得到第三采样偶信号；

39、至少一个第四采样子模块，用于根据第三采样偶信号和第二采样偶信号进行逻辑处理，得到第四采样偶信号，根据第一时钟偶信号对第四采样偶信号进行采样处理，得到第二控制信号。

40、在一些实施例中，第一采样模块包括第一触发器，其中，第一触发器的输入端用于接收读控制奇信号，第一触发器的时钟端用于接收第二时钟奇信号，第一触发器的输出端用于输出第一采样奇信号；

41、第二采样模块包括第二触发器，其中，第二触发器的输入端用于接收第一采样奇信号，第二触发器的时钟端用于接收第一时钟奇信号，第二触发器的输出端用于输出第二采样奇信号。

42、在一些实施例中，第一采样子模块包括第三触发器，其中，第三触发器的输入端用于接收第二采样奇信号，第三触发器的时钟端用于接收第一时钟奇信号，第三触发器的输出端用于输出第三采样奇信号；

43、第二采样子模块包括第二或门和第四触发器，其中，第二或门的第一输入端作为第二采样子模块的第一输入端与第二采样奇信号连接，第二或门的第二输入端作为第二采样子模块的第二输入端与前一个第二采样子模块的输出端连接，第二或门的输出端与第四触发器的输入端连接，第四触发器的时钟端作为第二采样子模块的时钟端与第一时钟奇信号连接，第四触发器的输出端作为第二采样子模块的输出端用于输出中间信号。

44、在一些实施例中，在至少一个第二采样子模块的数量为n个时，第i个第二采样子模块的第一输入端与第二采样奇信号连接，第i个第二采样子模块的第二输入端与第i输入信号连接，第i个第二采样子模块的时钟端与第一时钟奇信号连接，第i个第二采样子模块的输出端用于输出第i中间信号；

45、其中，在i等于1时，第i输入信号为第三采样奇信号；在i大于1时，第i输入信号为第i-1中间信号；以及在i等于n时，第i中间信号为第一控制信号，其中，i为大于或等于1且小于或等于n的整数。

46、在一些实施例中，第四采样模块包括第五触发器，其中，第五触发器的输入端用于接收读控制偶信号，第五触发器的时钟端用于接收第二时钟偶信号，第五触发器的输出端用于输出第一采样偶信号；

47、第五采样模块包括第六触发器，其中，第六触发器的输入端用于接收第一采样偶信号，第六触发器的时钟端用于接收第一时钟偶信号，第六触发器的输出端用于输出第二采样偶信号。

48、在一些实施例中，第三采样子模块包括第七触发器，其中，第七触发器的输入端用于接收第二采样偶信号，第七触发器的时钟端用于接收第一时钟偶信号，第七触发器的输出端用于输出第三采样偶信号；

49、第四采样子模块包括第二或门和第八触发器，其中，第二或门的第一输入端作为第四采样子模块的第一输入端与第二采样偶信号连接，第二或门的第二输入端作为第四采样子模块的第二输入端与前一个第四采样子模块的输出端连接，第二或门的输出端与第八触发器的输入端连接，第八触发器的时钟端作为第四采样子模块的时钟端与第一时钟偶信号连接，第八触发器的输出端作为第四采样子模块的输出端用于输出中间信号。

50、在一些实施例中，在至少一个第四采样子模块的数量为m个时，第i个第四采样子模块的第一输入端与第二采样偶信号连接，第i个第四采样子模块的第二输入端与第i输入信号连接，第i个第四采样子模块的时钟端与第一时钟偶信号连接，第i个第四采样子模块的输出端用于输出第i中间信号；其中，在i等于1时，第i输入信号为第三采样偶信号；在i大于1时，第i输入信号为第i-1中间信号；以及在i等于m时，第i中间信号为第二控制信号，其中，i为大于或等于1且小于或等于m的整数。

51、第二方面，本公开实施例提供了一种控制方法，该方法包括：

52、通过时钟生成模块接收外部时钟信号，并根据外部时钟信号生成第一时钟信号、第二时钟信号和第三时钟信号；其中，第一时钟信号早于第二时钟信号，第二时钟信号早于第三时钟信号；

53、通过命令译码模块接收命令地址信号和第三时钟信号，并对命令地址信号进行译码处理，得到译码信号，根据第三时钟信号对译码信号进行采样处理，得到读命令信号；

54、通过命令处理模块接收第三时钟信号、读命令信号和读延迟信号，并根据第三时钟信号和读延迟信号对读命令信号进行延迟处理，得到读控制信号，其中，读延迟信号包括rl信息；

55、通过命令控制模块接收第一时钟信号、第二时钟信号和读控制信号，并根据第一时钟信号和第二时钟信号对读控制信号进行采样和脉冲拓宽处理，得到目标控制信号；其中，命令地址信号与目标控制信号之间的间隔时间满足预设时序条件，且目标控制信号用于控制终端电阻的导通状态。

56、第三方面，本公开实施例提供了一种存储器，该存储器至少包括如第一方面中任一项所述的控制电路。

57、本公开实施例提供了一种控制电路及其方法、存储器，在该控制电路中，时钟生成模块分别与命令译码模块、命令处理模块和命令控制模块连接，且命令处理模块还与命令控制模块连接。具体地，时钟生成模块，用于接收外部时钟信号，并根据外部时钟信号生成第一时钟信号、第二时钟信号和第三时钟信号；其中，第一时钟信号早于第二时钟信号，第二时钟信号早于第三时钟信号；命令译码模块，用于接收命令地址信号和第三时钟信号，并对命令地址信号进行译码处理，得到译码信号，根据第三时钟信号对译码信号进行采样处理，得到读命令信号；命令处理模块，用于接收第三时钟信号、读命令信号和读延迟信号，并根据第三时钟信号和读延迟信号对读命令信号进行延迟处理，得到读控制信号；命令控制模块，用于接收第一时钟信号、第二时钟信号和读控制信号，并根据第一时钟信号和第二时钟信号对读控制信号进行采样和脉冲拓宽处理，得到目标控制信号；其中，目标控制信号用于控制终端电阻的导通状态。这样，由于读延迟信号包括rl信息，而rl信息与预设时序条件之间具有关联关系，在命令地址信号与目标控制信号之间的间隔时间满足预设时序条件时，可以使得在符合技术标准的规定时间内能够及时变更终端电阻的阻值，从而不仅能够避免传输过程中的信号冲突，而且还能够减小信号在传输过程中的能量损耗和反射，进而提高了信号完整性；另外，命令控制模块在接收第一时钟信号和第二时钟信号之后，由于使用相对快的第一时钟信号送出相对慢的第二时钟信号采样进来的信号，还能够加快处理速度，最终能够改善存储器的性能。