移位寄存器单元、电路驱动方法、驱动基板和显示设备与流程

本技术的实施例涉及驱动短路的，尤其涉及一种移位寄存器单元、电路驱动方法、驱动基板和显示设备。

背景技术：

1、在相关的移位寄存器单元中，输出电压往往会受到其他晶体管的影响而不稳定，具体来说，由于电路中可能存在与输出电压相连的其他晶体管，其阈值电压出现负漂，导致无法完全关闭而漏电，从而使得与其连接的输出电压被拉低，无法保持稳定。

技术实现思路

1、有鉴于此，本技术的目的在于提出一种移位寄存器单元、电路驱动方法、驱动基板和显示设备。

2、基于上述目的，本技术提供了移位寄存器单元，包括：

3、第一接入电路和输出电路；

4、所述第一接入电路，与输入电压和第一时钟脉冲连接，在所述第一时钟脉冲为高电位时开启，所述输入电压将第一连接点的电压保持在高电位；

5、所述输出电路，与所述第一接入电路连接于所述第一连接点，与连接电压和源电压连接，在所述第一连接点接入高电位电压时开启，将所述源电压输出至所述输出端，并利用所述连接电压保持输出电压稳定处于高电位。

6、进一步地，移位寄存器单元还包括：

7、充电电路，与所述输出电路连接于第二连接点，被配置为在所述第一时钟脉冲为低电位时，从所述第二接入电路充电，在所述第一时钟脉冲为高电位且所述输入电压为低电位时，向所述第二连接点放电，以保持所述第二连接点的电压为高电位；

8、所述第二接入电路，与所述充电电路连接于第三连接点，被配置为连接输入电压和第二时钟脉冲，在所述第一时钟脉冲为低电位时，利用所述第二时钟脉冲保持所述所述第三连接点的电压为高电位，以向所述充电电路放电，所述第一时钟脉冲和所述第二时钟脉冲的高低电位相反；

9、所述输出电路，还被配置为从所述第一连接点接入低电位电压，令所述输出电压为低电位，从所述第二连接点接入高电位电压时，利用所述连接电压保持所述输出电压稳定处于低电位。

10、进一步地，第一接入电路包括：

11、第一晶体管，所述第一晶体管的源极接入所述输入电压，栅极接入所述第一时钟脉冲，漏极连接第四连接点，并被配置为，在所述第一时钟脉冲为高电位时开启，将处于高电位的所述输入电压施加至所述第四连接点；

12、第二晶体管，所述第二晶体管的连接所述第四连接点，栅极接入所述第一时钟脉冲，漏极连接所述第一连接点，并被配置为，在所述第一时钟脉冲为高电位时开启，从所述第四连接点处接入所述输入电压，并将施加至所述第一连接点，以将所述第一连接点的电压拉高至高电位。

13、进一步地，连接电压包括第一连接电压和第二连接电压，所述第二连接电压小于所述第一连接电压；

14、其中，输出电路包括：

15、第三晶体管，所述第三晶体管的源极连接源电压，栅极连接所述第一连接点，并被配置为，在所述第一连接点处于高电位时开启，通过漏极将所述源电压输出为高电位的输出电压；

16、第四晶体管，所述第四晶体管的源极连接所述第三晶体管的漏极，栅极连接所述第二连接点和所述第一连接电压，漏极连接所述第一连接电压，并被配置为，在所述第二连接点的电压为低电位时关闭，以将所述第三晶体管的漏极输出的所述输出电压保持在高电位；

17、第五晶体管，所述第五晶体管的源极连接所述第二连接点，栅极连接所述第一连接点，漏极连接所述第二连接电压，并被配置为，在所述第一连接点的电压为高电位时开启，利用漏极的所述第二连接电压将所述第二连接点的电压拉低至低电位。

18、进一步地，充电电路包括：

19、存储电容，一端连接所述第三连接点，并被配置为，在所述第三连接点的电压为高电位时充电，在所述第三连接点为低电位时放电；

20、第六晶体管，源极连接所述第一时钟脉冲，栅极连接所述第三连接点，漏极与所述存储电容的另一端连接，并被配置为，在所述第三连接点为高电位时开启；

21、第七晶体管，所述第七晶体管的源极与所述存储电容的另一端和所述第六晶体管的漏极连接，栅极连接所述第一时钟脉冲，漏极连接所述第二连接点，并被配置为，在所述第一时钟脉冲为高电位时开启，以使所述存储电容向所述第二连接点放电，并在所述第一时钟脉冲为低电位时关闭。

22、进一步地，第一接入电路还包括：

23、第八晶体管，所述第八晶体管的栅极连接所述第一连接点，源极连接所述源电压，漏极连接所述第四连接点；

24、所述第八晶体管被配置为，在所述第一连接点的电压未完全降至低电位时开启，将所述源电压施加至所述第四连接点，保持所述第四连接点的电压高于所述第一连接点的电压，以使所述第二晶体管在未完全关闭时不漏电。

25、进一步地，第二接入电路包括：

26、第一子电路，连接所述第二时钟脉冲和所述第三连接点，被配置为，在所述第二时钟脉冲为高电位时开启，并拉高所述第三连接点的电压至高电位；

27、第二子电路，连接所述输入电压和低电压，并与所述第一子电路连接于所述第三连接点，被配置为，在所述输入电压和所述第一时钟脉冲均为高电位时开启，并拉低所述第三连接点至低电位；

28、其中，所述低电压包括低电位时的所述第二时钟脉冲或所述第二连接电压。

29、进一步地，第一子电路包括第九晶体管；

30、所述第九晶体管的源极和栅极连接所述第二时钟脉冲，漏极连接所述第三连接点，并被配置为，在所述第二时钟脉冲为高电位时开启，并将高电位的第二时钟脉冲施加至所述第三连接点，以保持所述第三连接点处于高电位。

31、进一步地，第二子电路包括：

32、第十晶体管，所述第十晶体管的栅极连接所述第一时钟脉冲，源极连接所述第三连接点，并被配置为，在所述第一时钟脉冲为高电位时候开启；

33、第十一晶体管，所述第十一晶体管的源极连接所述第十晶体管的漏极，栅极连接所述输入电压，漏极连接所述低电压，并被配置为，在接入所述输入电压时开启；以及

34、被配置为，在与所述第十晶体管同时开启时，接通所述低电压和所述第三连接点，利用所述低电压拉低所述第三连接点的电压至低电位。

35、进一步地，第一子电路包括第十二晶体管；

36、所述第十二晶体管的源极连接所述源电压，栅极连接所述第二时钟脉冲，漏极连接所述第三连接点，并被配置为，在所述第二时钟脉冲为高电位时开启，并将高电位的所述源电压施加至所述第三连接点，以保持所述第三连接点处于高电位。

37、进一步地，第二子电路包括第十三晶体管；

38、所述第十三晶体管为双栅晶体管，源极连接所述第三连接点，第一栅极连接所述输入电压，漏极连接所述低电压，并被配置为，在接入所述输入电压时开启，接通所述低电压和所述第三连接点，利用所述低电压拉低所述第三连接点的电压至低电位。

39、进一步地，第二子电路包括：

40、第十晶体管，所述第十晶体管的栅极连接所述第一时钟脉冲，源极连接所述第三连接点，并被配置为，在所述第一时钟脉冲为高电位时候开启；

41、第十四晶体管，所述第十四晶体管的源极连接所述第十晶体管的漏极，栅极连接所述第四连接点，漏极连接所述低电压，并被配置为，在从所述第四连接点接入所述输入电压时开启；以及

42、被配置为，在与所述第十晶体管同时开启时，接通所述低电压和所述第三连接点，利用所述低电压拉低所述第三连接点的电压至低电位。

43、进一步地，第二子电路包括第十五晶体管；

44、所述第十五晶体管为双栅晶体管，源极连接所述第三连接点，第一栅极连接所述第四连接点，漏极连接所述低电压，并被配置为，在接入所述输入电压时开启，接通所述低电压和所述第三连接点，利用所述低电压拉低所述第三连接点的电压至低电位。

45、基于同一发明构思，本技术还提供了一种电路驱动方法，应用于前述任意一项实施例中的移位寄存器单元，并包括：

46、令第一接入电路与输入电压和第一时钟脉冲连接，在所述第一时钟脉冲为高电位时开启，所述输入电压将第一连接点的电压保持在高电位；

47、令输出电路与连接电压和源电压连接，在所述第一连接点接入高电位电压时开启，将所述源电压输出至所述输出端，并利用所述连接电压保持输出电压稳定处于高电位，所述输出电路与所述第一接入电路连接于所述第一连接点。

48、基于同一发明构思，本技术还提供了一种驱动基板，所述驱动基板包括如上任意项所述的移位寄存器单元。

49、基于同一发明构思，本技术还提供了一种显示设备，所述显示设备包括如上所述的驱动基板。

50、从上面所述可以看出，本技术提供的移位寄存器单元、电路驱动方法、驱动基板和显示设备，基于连接于第一连接点的第一接入电路和输出电路，使得在第一接入高电位的第一时钟脉冲时开启，从而将接入的输入电压导通至第一连接点，从而拉高第一连接点的电压，实现开启输出电路，进而将接入的输入电压施加至该级移位寄存器单元的外部，并作为输出电压，同时，输出电路通过接入的低电位的连接电压，将能够拉低输出电压的其他晶体管关闭，进而保证此时的输出电压能够保持在稳定的高电位。