译码电路的制作方法

本发明涉及一种半导体集成电路，特别是涉及一种译码电路。

背景技术：

1、nord闪存(flash)单元(cell)在做擦除(erase)操作时，会采用正负压共同施加的方法，正高压加在字线(wl)上，负高压加在控制栅线(cg)上。一般来说，负压电荷泵能力较差，要增加能力，需要耗费更多的面积，大大增加知识产权核(ip)的面积。

2、在做芯片(chip)erase时，所有的cg都会被加上-8v，由于管子存在漏电，在大容量的flash ip如具有几千个cg0和cg1的闪存ip中，累积的漏电相当大，在ff工艺角(corner)/高温时，漏电甚至会到100μa这种级别，光靠增加负压电荷泵能力变得不现实。下面结合附图做进一步说明：

3、如图1所示，是现有译码电路的框图；如图2所示，图2是现有译码电路的驱动单元的主体电路结构图；如图3所示，是现有译码电路所选定的存储单元即nord闪存单元的结构示意图；现有译码电路包括译码单元1、电平移位单元2和驱动单元3。

4、所述译码单元1的电源端连接电源电压vdd。

5、所述译码单元1的输入端连接输入信号，所述译码单元1对所述输入信号进行译码形成第一级选择信号，所述第一级选择信号的高电平为所述电源电压vdd。所述译码单元1为逻辑电路。

6、通常，所述输入信号通常采用地址信号，通过对所述地址信号进行译码，就能得到对应的选择信号即所述第一级选择信号来对闪存的存储阵列中对应的存储单元以及存储位进行选定。

7、如图3所示，所述存储单元采用分离栅浮栅104器件。所述分离栅浮栅104器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的所述控制栅105；各所述浮栅104用于存储电荷并对应于所述存储位。所述分离栅浮栅104器件为双分离栅浮栅104器件，所述第一栅极结构的数量为两个，图3中，两个所述第一栅极结构分别用标记102a和102b表示。

8、在所述存储阵列中，同一行的各所述第一栅极结构的所述控制栅105都连接在一起，图3中，所述第一栅极结构102a的所述控制栅105所连接的控制栅的行线即控制栅线采用cg0表示，所述第一栅极结构102b的所述控制栅105所连接的控制栅的行线采用cg1表示。

9、同一行的各所述第二栅极结构103都连接在同一字线wl。

10、所述分离栅浮栅104器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成。图3中，所述第一源漏区会连接到位线bla，所述第二源漏区会连接到位线blb。

11、p型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖，各所述第一栅极结构和所述第二栅极结构103分别控制所覆盖的所述沟道区的区域段。

12、各所述第一栅极结构由隧穿介质层、所述浮栅104、控制栅介质层和所述控制栅105叠加而成。

13、各所述第二栅极结构103由字线栅介质层和字线栅叠加而成。

14、所述译码单元1的器件都工作在电源电压vdd的电压域(domain)中，在读取过程中，所述控制栅105上所需要加的电压大于所述电源电压vdd。故在所述译码单元1译码完成后，还需要对所述第一级选择信号进行电平移位，这是通过采用所述电平移位单元2实现的。

15、所述电平移位单元2的输入端连接所述第一级选择信号，所述电平移位单元2的第一输出端输出第一反相选择信号cgslb以及第二输出端输出第一正相选择信号cgsl，所述第一反相选择信号cgslb和所述第一正相选择信号cgsl互为反相。

16、所述驱动单元3的输出端连接到对应的选定控制栅线cg上，选定控制栅线cg会连接同一行的各所述控制栅105。

17、如图2所示，所述驱动单元3包括第一nmos管mn1、第一pmos管mp1和第二nmos管mn2。

18、第一nmos管mn1的源极连接所述选定控制栅线cg，所述第一nmos管mn1的漏极连接第一控制栅选择信号xpcgn，所述第一nmos管mn1的栅极连接所述第一正相选择信号cgsl。

19、第一pmos管mp1的漏极连接所述选定控制栅线cg，所述第一pmos管mp1的源极连接所述第二控制栅选择信号xpcgp，所述第一pmos管mp1的栅极连接所述第一反相选择信号cgslb。

20、所述第二nmos管mn2的漏极连接所述选定控制栅线cg，所述第二nmos管mn2的源极接地gnd_cg，所述第二nmos管mn2的栅极连接所述第一反相选择信号cgslb。

21、图2中，在擦除过程中，第一控制栅选择信号xpcgn的低电平为负高压即vneg，高电平为0v，所述选定控制栅线cg对应的所述第一nmos管mn1会导通被连接低电平即负高压的所述第一控制栅选择信号xpcgn。结合所述选定位对应的选定存储单元的字线上所加的正高压，实现对所述选定存储位的擦除。

22、在擦除过程中，所述第一反相选择信号cgslb为低电平即负高压vneg，所述第二nmos管mn2会关闭。

23、以vneg为-8v为例，图2中，各信号的电压大小用公式表示为：

24、cgselb＝-8v；

25、cg＝-8v；

26、vneg＝-8v；

27、gnd_cg＝0v

28、cgsel＝0v。

29、其中，cgselb表示所述第一反相选择信号cgslb，cg表示所述选定控制栅线cg的电压，gnd_cg表示地gnd_cg，cgsel表示所述第一正相选择信号cgslb。通常，vneg还会连接到所述第一nmos管mn1和所述第二nmos管mn2的衬底电极，所述第一pmos管mp1的衬底电极也会连接偏置电压。

30、其中所述第一控制栅选择信号xpcgn会接vneg，而擦除时所述第一nmos管mn1会导通，故cg等于所述第一控制栅选择信号xpcgn，也等于vneg。

31、但是，实际上，所述第二nmos管mn2并不会完全关闭，而是会产生一定的漏电，如na或者10na级别的漏电。

32、vneg是由负压电荷泵提供的负压。

33、所述第二nmos管mn2的漏电为擦除操作时所述译码电路所产生的主要漏电，而且，由于同一擦除操作会同时选定多条如数千至上万条控制栅线cg，从而实现对多个存储单元的多个存储位的擦除。所以，擦除操作中，各条选定控制栅线cg对应的所述第二nmos管mn2的漏电会累积，从而使得累积的漏电相当大，在ff工艺角(corner)或高温下，累积漏电甚至会达到100μa这种级别，光靠增加电荷泵即负压电荷泵的能力变得不现实。

技术实现思路

1、本发明所要解决的技术问题是提供一种译码电路，能在芯片擦除时降低负压漏电。

2、为此解决上述技术问题，本发明提供的译码电路包括译码单元、电平移位单元和驱动单元。

3、所述驱动单元包括：第一nmos管、第一pmos管和第二nmos管。

4、所述第一nmos管的源极连接选定控制栅线，所述第一nmos管的漏极连接第一控制栅选择信号，所述第一nmos管的栅极连接所述第一正相选择信号。

5、所述第一pmos管的漏极连接所述选定控制栅线，所述第一pmos管的源极连接所述第二控制栅选择信号，所述第一pmos管的栅极连接所述第一反相选择信号。

6、所述第二nmos管的漏极连接所述选定控制栅线，所述第二nmos管的源极接地，所述第二nmos管的栅极连接所述第一反相选择信号。

7、所述译码电路还包括负压输入电路，所述负压输入电路包括：第一电阻和第一开关管。

8、所述第一电阻的第一端以及所述第一开关管的第一端都连接负压输入信号。

9、所述第一电阻的第二端和所述第一开关管的第二端连接在一起并输出负压控制栅选择信号。

10、所述第一开关管的控制端连接第一设置信号。

11、所述选定控制栅线为闪存的存储阵列中选定存储单元的选定存储位的控制栅所连接的控制栅线。

12、进行擦除操作时，所述第一设置信号使所述第一开关管关闭，所述第一控制栅选择信号采用所述负压控制栅选择信号。

13、所述第一正相选择信号使所述第一nmos管导通，所述负压控制栅选择信号传输到所述选定控制栅线上。

14、所述第一反相选择信号连接所述负压输入信号，所述第二nmos管处于关闭状态，所述第二nmos管具有第一漏电，所述第一漏电使所述第一电阻的两端形成第一电压差，利用所述第一电压差使所述第二nmos管的关断加深并抑制所述第一漏电。

15、进一步的改进是，所述第一电阻为可调电阻，通过增加所述第一电阻来降低所述第一漏电的最大值。

16、进一步的改进是，所述擦除操作中，所述闪存中多个存储单元作为所述选定存储单元，各所述选定存储单元的各存储位都为所述选定存储位；同一行的所述选定存储位连接到同一行对应的所述选定控制栅线；

17、各所述选定控制栅线对应的所述第一漏电都流经所述第一电阻。

18、进一步的改进是，所述负压输入信号由负压电荷泵提供，所述负压电荷泵的负载电流能力大于等于各所述选定控制栅线对应的所述第一漏电的总和。

19、进一步的改进是，各所述选定控制栅线对应的所述第一漏电的总和的最大值为数微安。

20、进一步的改进是，所述第一电阻为数十ω至数百ω。

21、进一步的改进是，所述第一电阻为多晶硅电阻。

22、进一步的改进是，所述第一开关管采用第三nmos管。

23、进一步的改进是，所述译码单元对所述输入信号进行译码形成第一级选择信号，所述电平移位单元对所述第一级选择信号进行电平转换形成所述第一正相选择信号和所述第一反相选择信号。

24、进一步的改进是，所述擦除操作中，所述选定控制栅线的数量最大值达数千以上或者数万以上。

25、进一步的改进是，所述擦除操作中，所述第一pmos管关闭。

26、进一步的改进是，所述存储单元采用分离栅浮栅器件。

27、所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的所述控制栅；各所述浮栅用于存储电荷并对应于所述存储位。

28、在所述存储阵列中，同一行的各所述第一栅极结构的所述控制栅都连接在一起。

29、同一行的各所述第二栅极结构都连接在同一字线。

30、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

31、进一步的改进是，所述分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成。

32、p型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

33、进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成；

34、各所述第二栅极结构由字线栅介质层和字线栅叠加而成。

35、和现有技术中，擦除时负压电荷泵提供的负压输入信号直接提供给驱动单元的第一nmos管漏极所连接的第一控制栅选择信号不同，本发明中增加负压输入电路，在擦除时，负压输入信号会经过较大的第一电阻后再连接到驱动单元的第一nmos管漏极所连接的第一控制栅选择信号，这样，在驱动单元的第二nmos管存在漏电时，漏电也会流经第一电阻并在第一电阻两端形成第一电压差，该第一电压差即为负压输入信号和负压控制栅选择信号之间的电压差，对于存在负压漏电的第二nmos管，第二nmos管的栅极所连接的第一反相选择信号由负压输入信号提供，第二nmos管的漏极则是通过导通的第一nmos管连接到第一控制栅选择信号，第一控制栅选择信号由负压控制栅选择信号提供，故第二nmos管的栅极和漏极之间的电压差即为第一电压差，该第一电压差为负值，对于第二nmos管来讲，第一电压差能使第二nmos管关断加深，第一漏电会呈数量级即指数下降，这样第一漏电会被抑制，当第一漏电增加到一定值之后，第一电压差也会增加到一定值，使得第一漏电不会再增加。

36、对于闪存来说，擦除操作会对多个存储单元的存储位进行擦除，各行存储位对应的选定控制栅线都会和一个驱动单元的第二nmos管连接，各选定控制栅线对应的第二nmos管的第一漏电都会流过第一电阻，本发明能通过调节第一电阻的大小调节第一漏电的总和大小，最后降低第一漏电的总和最大值，这样，提供负压输入信号的负压电荷泵的负载电流能力能得到降低，例如，本发明能将负压电荷泵的负载电流能力从100μa级别降低到5μa以下，这能大大降低负压电荷泵的面积，从而能降低整个芯片面积。