移位寄存器及显示面板的制作方法

本公开涉及显示，具体而言，涉及一种移位寄存器及显示面板。

背景技术：

1、显示面板通常使用栅极驱动电路(gate driver on array，栅极驱动电路goa)来生成扫描信号。如果栅极驱动电路占用的空间过大，则不利于显示面板的窄边框化。

2、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开的目的在于克服上述现有技术的不足，提供一种移位寄存器及显示面板，以便于显示面板的窄边框化。

2、根据本公开的一个方面，提供一种移位寄存器，包括输入子电路、第一输出子电路和第二输出子电路；

3、其中，所述输入子电路的控制端、所述输入子电路的第一端、输入信号端之间互相电连接，所述输入子电路的第二端与第一控制节点电连接，所述输入子电路被配置为响应所述输入信号端的选通电平而使得输入信号的电压加载至所述第一控制节点；

4、所述第一输出子电路的控制端与所述第一控制节点电连接，所述第一输出子电路的第一端与主时钟信号端电连接，所述第一输出子电路的第二端与第一输出端电连接，所述第一输出子电路被配置为响应所述第一控制节点的选通电平而输出主时钟信号的电压至所述第一输出端；

5、所述第二输出子电路的控制端与所述第一控制节点电连接，所述第二输出子电路的第一端与副时钟信号端电连接，所述第二输出子电路的第二端与第二输出端电连接，所述第二输出子电路被配置为响应所述第一控制节点的选通电平而输出副时钟信号的电压至所述第二输出端；

6、所述主时钟信号的时钟周期与所述副时钟信号的时钟周期相同；

7、所述主时钟信号的选通电平的时间长度不超过1/4个时钟周期；

8、所述副时钟信号的选通电平的时间长度不超过1/4个时钟周期；

9、所述主时钟信号的选通电平比所述副时钟信号的选通电平早1/2个时钟周期。

10、在本公开的一种实施方式中，所述输入子电路包括第九晶体管；所述第九晶体管的控制端、所述第九晶体管的第一端、所述输入信号端之间相互电连接，所述第九晶体管的第二端与所述第一控制节点电连接，所述第九晶体管被配置为响应所述输入信号端的选通电平而使得输入信号的电压加载至所述第一控制节点。

11、在本公开的一种实施方式中，所述第一输出子电路包括第一晶体管和第一电容；

12、所述第一晶体管的控制端、所述第一电容的第一端、所述第一控制节点之间相互电连接，所述第一晶体管的第一端与所述主时钟信号端电连接，所述第一晶体管的第二端、所述第一电容的第二端、所述第一输出端之间相互电连接，所述第一晶体管被配置为响应所述第一控制节点的选通电平而输出主时钟信号的电压至所述第一输出端。

13、在本公开的一种实施方式中，所述第二输出子电路包括第四晶体管和第二电容；所述第四晶体管的控制端、所述第二电容的第一端、所述第一控制节点之间相互电连接，所述第四晶体管的第一端与所述副时钟信号端电连接，所述第四晶体管的第二端、所述第二电容的第二端、所述第二输出端之间相互电连接，所述第四晶体管被配置为响应所述第一控制节点的选通电平而输出副时钟信号的电压至所述第二输出端。

14、在本公开的一种实施方式中，所述移位寄存器还包括第一复位子电路；所述第一复位子电路包括第六晶体管和第七晶体管；

15、所述第六晶体管的控制端与第二控制节点电连接，所述第六晶体管的第一端与所述第一控制节点电连接，所述第六晶体管的第二端与第二电源电压端电连接，所述第六晶体管被配置为响应所述第二控制节点的选通电平而使得所述第二电源电压加载至所述第一控制节点；

16、所述第七晶体管的控制端与复位信号端电连接，所述第七晶体管的第一端与所述第一控制节点电连接，所述第七晶体管的第二端与第二电源电压端电连接，所述第七晶体管被配置为响应所述复位信号的选通电平而使得所述第二电源电压加载至所述第一控制节点。

17、在本公开的一种实施方式中，所述移位寄存器还包括第二复位子电路；所述第二复位子电路包括第五晶体管和第八晶体管；

18、所述第五晶体管的控制端与第一控制节点电连接，所述第五晶体管的第一端与第二控制节点电连接，所述第五晶体管的第二端与第二电源电压端电连接，所述第五晶体管被配置为响应所述第一控制节点的选通电平而使得所述第二电源电压加载至所述第二控制节点；

19、所述第八晶体管的控制端、所述第八晶体管的第一端均电连接于第一电源电压端、所述主时钟信号端、所述副时钟信号端中的任一者，所述第八晶体管的第二端与所述第二控制节点电连接，所述第八晶体管被配置为响应所述第一电源电压或所述主时钟信号或所述副时钟信号的选通电平而使得所述第一电源电压或所述主时钟信号或所述副时钟信号的电压加载至所述第二控制节点。

20、在本公开的一种实施方式中，所述移位寄存器还包括第三复位子电路；所述第三复位子电路包括第二晶体管、第三晶体管和第三电容；

21、所述第二晶体管的控制端、所述第三晶体管的控制端、所述第三电容的第一端与所述第二控制节点之间相互电连接，所述第二晶体管的第一端与所述第一输出端电连接，所述第二晶体管的第二端、所述第三电容的第二端、所述第三晶体管的第二端与所述第二电源电压端之间相互电连接，所述第二晶体管被配置为响应所述第二控制节点的选通电平而使得所述第二电源电压加载至所述第一输出端；

22、所述第三晶体管的第一端与所述第二输出端电连接，所述第三晶体管被配置为响应所述第二控制节点的选通电平而使得所述第二电源电压加载至所述第二输出端。

23、根据本公开的另一个方面，还提供一种显示面板，包括显示区和分别位于所述显示区两侧的第一栅极驱动电路和第二栅极驱动电路；

24、所述第一栅极驱动电路用于驱动奇数像素行，所述第二栅极驱动电路用于驱动偶数像素行；

25、其中，所述第一栅极驱动电路和所述第二栅极驱动电路均包括多个所述移位寄存器；移位寄存器sr(2,x)的所述第二输出端与所述移位寄存器sr(1,x+1)的所述输入信号端电连接，且所述移位寄存器sr(1,x+1)的所述第一输出端与所述移位寄存器sr(2,x+1)的所述输入信号端电连接；

26、所述移位寄存器sr(1,x)的所述第一输出端与第4x-3个像素行对应的扫描线电连接；

27、所述移位寄存器sr(1,x)的所述第二输出端与第4x-1个像素行对应的所述扫描线电连接；

28、所述移位寄存器sr(2,x)的所述第一输出端与第4x-2个像素行对应的所述扫描线电连接；

29、所述移位寄存器sr(2,x)的所述第二输出端与第4x个像素行对应的所述扫描线电连接；

30、其中，所述移位寄存器sr(1,x)为所述第一栅极驱动电路的第x级所述移位寄存器；所述移位寄存器sr(2,x)为所述第二栅极驱动电路的第x级所述移位寄存器，x为正整数。

31、在本公开的一种实施方式中，所述移位寄存器sr(1,x)的所述第一输出端与所述移位寄存器sr(1,x-1)的复位信号端电连接，且所述移位寄存器sr(2,x)的所述第一输出端与所述移位寄存器sr(2,x-1)的所述复位信号端电连接；

32、或者，所述移位寄存器sr(2,x)的所述第二输出端与所述移位寄存器sr(1,x)的所述复位信号端电连接，且所述移位寄存器sr(1,x+1)的所述第一输出端与所述移位寄存器sr(2,x)的所述复位信号端电连接。

33、在本公开的一种实施方式中，所述移位寄存器sr(1,1)的第一起始信号的选通电平与所述移位寄存器sr(2,1)的第二起始信号的选通电平的时间长度相同；

34、所述第一起始信号的选通电平比所述第二起始信号的选通电平早1/4个时钟周期；

35、所述移位寄存器sr(1,x)的第一主时钟信号的选通电平比所述移位寄存器sr(2,x)的第二主时钟信号的选通电平早1/4个时钟周期；

36、所述移位寄存器sr(1,x)的第一副时钟信号的选通电平比所述移位寄存器sr(2,x)的第二副时钟信号的选通电平早1/4个时钟周期。

37、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。