存储器装置及其操作方法、存储器系统与流程

本公开实施例涉及半导体，特别涉及一种存储器装置及其操作方法、存储器系统。

背景技术：

1、存储器是现代信息技术中用于保存信息的记忆设备。作为一种典型的非易失性半导体存储器，nand(not-and，与非型)闪存器由于具有较高的存储密度、可控的生产成本、合适的编擦速度及保持特性，已经成为存储市场中的主流产品。

2、随着对存储器要求的不断提高，如何减少编程时间、提高编程效率成为本领域现阶段亟需解决的技术问题之一。

技术实现思路

1、本公开实施例提出一种存储器装置及其操作方法、存储器系统。

2、第一方面，本公开实施例提供一种存储器装置，所述存储器装置包括存储器阵列以及与所述存储器阵列耦接的外围电路；其中，

3、所述外围电路包括与同一位线耦接的至少两个感测电路，所述至少两个感测电路的跳变阈值均不同，所述外围电路被配置为：

4、提供第一编程电压到与所述存储器阵列中多个选定存储单元耦接的选定字线，以对所述多个选定存储单元进行第一编程操作；

5、提供验证电压到所述选定字线，得到所述至少两个感测电路的感测信息；

6、根据所述至少两个感测电路的感测信息共同确定所述多个选定存储单元中每个选定存储单元的阈值电压所属的分组；所述分组的组数为m，所述m为大于二的正整数。

7、上述方案中，所述感测电路的数量为n，且n＝m-1。

8、上述方案中，所述外围电路被配置为：

9、在确定所述多个选定存储单元中每个选定存储单元的阈值电压所属的分组之后，根据每个所述选定存储单元的阈值电压所属的分组，确定对多个所述选定存储单元进行第二编程操作时的位线电压。

10、上述方案中，所述第一编程操作和所述第二编程操作的目标态均为第n态；

11、所述m为三，所述分组包括第一组、第二组、第三组；

12、所述感测电路的数量为二，所述感测电路包括第一感测电路和第二感测电路；

13、其中，所述第一组中的存储单元的阈值电压小于第二组中的存储单元的阈值电压，所述第二组中的存储单元的阈值电压小于第三组中的存储单元的阈值电压，且所述第三组中的存储单元的阈值电压大于第n态阈值电压的下限，所述第三组中的存储单元的阈值电压小于第n态阈值电压的上限；所述第二组中的存储单元的阈值电压以及所述第一组中的存储单元的阈值电压均小于第n态阈值电压的下限。

14、上述方案中，所述外围电路被配置为：

15、确定所述第一感测电路和所述第二感测电路均输出第一值时，所述存储单元的阈值电压所属的分组为第一组；

16、确定所述第一感测电路输出第一值，所述第二感测电路输出第二值时，所述存储单元的阈值电压所属的分组为第二组；

17、确定所述第一感测电路和所述第二感测电路均输出第二值时，所述存储单元的阈值电压所属的分组为第三组。

18、上述方案中，当所述存储单元的阈值电压所属的分组为第一组时，所述外围电路被配置为：在第二编程操作期间，对所述存储单元耦接的位线施加接地电压；

19、当所述存储单元的阈值电压所属的分组为第二组时，所述外围电路被配置为：在第二编程操作期间，对所述存储单元耦接的位线施加抑制电压；

20、当所述存储单元的阈值电压所属的分组为第三组时，所述外围电路被配置为：在第二编程操作期间，对所述存储单元耦接的位线施加禁止电压；

21、所述禁止电压大于所述抑制电压，且所述抑制电压大于所述接地电压。

22、上述方案中，所述验证电压大于所述多个选定存储单元中每个选定存储单元的阈值电压。

23、上述方案中，所述至少两个感测电路中每个感测电路均包括锁存器。

24、上述方案中，每个所述锁存器中晶体管的宽长比均不同。

25、上述方案中，所述感测电路的数量为二，两个感测电路分别包括第一锁存器、第二锁存器；所述第一锁存器包括两个并联连接的反相器；所述第二锁存器包括两个并联连接的反相器以及调节电容。

26、上述方案中，所述调节电容一端与所述两个反相器串联连接，另一端接地；或者，所述调节电容与所述两个反相器并联连接。

27、上述方案中，所述存储器装置包括三维nand型存储器。

28、第二方面，本公开实施例提供一种存储器系统，包括：

29、一个或多个如上述任一方案所述的存储器装置；以及

30、存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。

31、第三方面，本公开实施例提供了一种存储器装置的操作方法，所述存储器装置包括存储器阵列以及与所述存储器阵列耦接的外围电路；其中，所述外围电路包括与同一位线耦接的至少两个感测电路，所述至少两个感测电路的跳变阈值均不同；

32、所述方法包括：

33、提供第一编程电压到与所述存储器阵列中多个选定存储单元耦接的选定字线，以对所述多个选定存储单元进行第一编程操作；

34、提供验证电压到所述选定字线，得到所述至少两个感测电路的感测信息；

35、根据所述至少两个感测电路的感测信息共同确定所述多个选定存储单元中每个选定存储单元的阈值电压所属的分组；所述分组的组数为m，所述m为大于二的正整数。

36、上述方案中，所述方法还包括：

37、在确定所述多个选定存储单元中每个选定存储单元的阈值电压所属的分组之后，根据每个所述选定存储单元的阈值电压所属的分组，确定对多个所述选定存储单元进行第二编程操作时的位线电压。

38、上述方案中，所述第一编程操作和所述第二编程操作的目标态均为第n态；

39、所述m为三，所述分组包括第一组、第二组、第三组；

40、所述感测电路的数量为二，所述感测电路包括第一感测电路和第二感测电路；

41、其中，所述第一组中的存储单元的阈值电压小于第二组中的存储单元的阈值电压，所述第二组中的存储单元的阈值电压小于第三组中的存储单元的阈值电压，且所述第三组中的存储单元的阈值电压大于第n态阈值电压的下限，所述第三组中的存储单元的阈值电压小于第n态阈值电压的上限；所述第二组中的存储单元的阈值电压以及所述第一组中的存储单元的阈值电压均小于第n态阈值电压的下限。

42、上述方案中，根据所述至少两个感测电路的感测信息共同确定所述多个选定存储单元中每个选定存储单元的阈值电压所属的分组，包括：

43、确定所述第一感测电路和所述第二感测电路均输出第一值时，所述存储单元的阈值电压所属的分组为第一组；

44、确定所述第一感测电路输出第一值，所述第二感测电路输出第二值时，所述存储单元的阈值电压所属的分组为第二组；

45、确定所述第一感测电路和所述第二感测电路均输出第二值时，所述存储单元的阈值电压所属的分组为第三组。

46、上述方案中，当所述存储单元的阈值电压所属的分组为第一组时，所述方法还包括：

47、在第二编程操作期间，对所述存储单元耦接的位线施加接地电压；

48、当所述存储单元的阈值电压所属的分组为第二组时，所述方法还包括：

49、在第二编程操作期间，对所述存储单元耦接的位线施加抑制电压；

50、当所述存储单元的阈值电压所属的分组为第三组时，所述方法还包括：

51、在第二编程操作期间，对所述存储单元耦接的位线施加禁止电压；

52、所述禁止抑制电压大于所述抑制电压，且所述抑制电压大于所述接地电压。

53、上述方案中，所述验证电压大于所述多个选定存储单元中每个选定存储单元的阈值电压。

54、本公开实施例提供了一种存储器装置及其操作方法、存储器系统，所述存储器装置包括存储器阵列以及与所述存储器阵列耦接的外围电路；其中，所述外围电路包括与同一位线耦接的至少两个感测电路，所述至少两个感测电路的跳变阈值均不同，所述外围电路被配置为：提供第一编程电压到与所述存储器阵列中多个选定存储单元耦接的选定字线，以对所述多个选定存储单元进行第一编程操作；提供验证电压到所述选定字线，得到所述至少两个感测电路的感测信息；根据所述至少两个感测电路的感测信息共同确定所述多个选定存储单元中每个选定存储单元的阈值电压所属的分组；所述分组的组数为m，所述m为大于二的正整数。本公开实施例中，在外围电路中设置至少两个与同一位线耦接的感测电路，且所述至少两个感测电路的跳变阈值不同，在编程之后的验证过程中，需要确定存储单元的阈值电压所属的分组且分组的组数大于二，对存储单元耦接的字线施加一次验证电压后，至少两个感测电路同时进行感测，根据至少两个感测电路的感测信息共同确定存储单元的阈值电压所属的分组，也就是说，在验证过程中只需要施加一次验证电压并进行一次感测，这样使得存储单元的整体验证时间大大缩短，从而使得整体编程时间减少，从而可以提高整个编程操作的效率。