一种刷新电路、方法及存储器与流程

本公开涉及半导体，尤其涉及一种刷新电路、方法及存储器。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)存在错误检查与纠正(error check and correct，ecc)模式与错误检查与清除ecs(error check and scrub，ecs)模式。其中，ecc模式可以对dram内失效的单比特位进行自动纠错，ecs模式可以周期性检查和修正数据。目前，由于dram体积的逐渐缩减，dram中的存储器单元的单比特位失效(single-bit fail)现象迅速增加，导致dram的良率下降，影响了存储器的性能。

技术实现思路

1、本公开提供了一种刷新电路、方法及存储器，能够提高存储稳定性，改善数据失效现象。

2、本公开的技术方案是这样实现的：

3、第一方面，本公开实施例提供了一种刷新电路，包括：

4、刷新地址发生器，配置为对刷新操作进行计数产生第一计数值，基于所述第一计数值，生成并输出行地址信号，并基于所述第一计数值和第一阈值的比较结果输出切换标志信号；

5、弱地址存储模块，配置为存储并输出弱地址信号；其中，所述弱地址信号指示错误检查与清除(ecs)操作中错误比特位大于第二阈值的存储行；

6、选择模块，配置为接收所述切换标志信号、所述行地址信号和所述弱地址信号，基于所述切换标志信号选择所述行地址信号和所述弱地址信号二者之一作为待刷新地址信号进行输出；

7、刷新模块，配置为接收刷新命令信号和所述待刷新地址信号，基于所述刷新命令信号对所述待刷新地址信号知识的存储行执行一次刷新操作。

8、在一些实施例中，

9、所述刷新地址发生器，具体配置为在所述第一计数值小于所述第一阈值时，输出处于第一电平的所述切换标志信号；在所述第一计数值大于等于所述第一阈值时，输出处于第二电平的所述切换标志信号；

10、所述选择模块，具体配置为在所述切换标志信号处于第一电平时，将所述行地址信号作为所述待刷新地址信号进行输出；在所述切换标志信号处于第二电平时，将所述弱地址信号作为所述待刷新地址信号进行输出。

11、在一些实施例中，所述刷新模块，还配置为产生并输出计数时钟信号；其中，在每次执行刷新操作前，在所述计数时钟信号上产生一个计数脉冲；

12、所述刷新地址发生器，还配置为接收所述计数时钟信号；并根据所述计数时钟信号上的每一个计数脉冲，对所述第一计数值进行加一处理。

13、在一些实施例中，所述弱地址存储模块存储有多个所述弱地址信号；

14、所述刷新地址发生器，还配置为在所述切换标志信号处于第二电平时，将所述计数时钟信号作为弱地址时钟信号进行输出；在所述切换标志信号处于第一电平状时，保持所述弱地址时钟信号的电平状态不变；

15、所述弱地址存储模块，具体配置为接收所述弱地址时钟信号，并根据所述弱地址时钟信号上的每一个计数脉冲，依序输出所述弱地址信号。

16、在一些实施例中，所述刷新地址发生器，还配置为在所述第一计数值达到第三阈值时，对所述第一计数值进行复位处理；其中，所述第三阈值大于所述第一阈值。

17、在一些实施例中，所述第一计数值包括m位子信号，且第m位子信号为最高位子信号；所述行地址信号包括n位子信号；

18、所述刷新地址发生器将所述第一计数值的第1～n位子信号作为所述行地址信号进行输出；以及，将所述第一计数值的第m位子信号作为所述切换标志信号进行输出；所述行地址信号指示自动刷新模式下的下一存储行；

19、其中，m为大于1的整数，n为大于等于1且小于m的整数，所述第一阈值为2的(m-1)次幂。

20、在一些实施例中，所述刷新地址发生器包括异步二进制计数器、第一与门和第二与门，其中：

21、所述异步二进制计数器包括m个依次级联的触发器，每一级所述触发器的输入端均与其自身的反相输出端连接，第i级所述触发器的正相端输出端用于输出所述第一计数值的第i位子信号，第1级所述触发器的时钟端用于接收所述计数时钟信号，第i+1级所述触发器的时钟端与第i级所述触发器的反相输出端连接；其中，i为大于等于1且小于m的整数；

22、所述第一与门的第一输入端与第m级所述触发器的正相输出端连接，所述第一与门的第二输入端与第l个所述触发器的正相输出端连接，所述第一与门的输出端与所有所述触发器的复位端连接；

23、所述第二与门的第一输入端与第m级所述触发器的正相输出端连接，所述第二与门的第二输入端接收所述计数时钟信号，所述第二与门的输出端用于输出所述弱地址时钟信号；

24、其中，在第m个所述触发器的正相输出端为高电平时，所述第一计数值大于等于所述第一阈值；在第m个所述触发器的正相输出端和第l个所述触发器的正相输出端为高电平时，所述第一计数值达到所述第三阈值；其中，l为小于等于n的正整数。

25、在一些实施例中，所述弱地址存储模块，还配置为接收当前ecs操作行地址信号和对应的存储标志信号，在所述存储标志信号有效时，将所述当前ecs操作行地址信号存储为所述弱地址信号；

26、其中，所述存储标志信号指示所述当前ecs操作行地址信号对应的存储行的错误比特位是否大于第二阈值。

27、在一些实施例中，所述弱地址存储模块包括先入先出寄存器、锁存器、地址比较器和逻辑单元，其中：

28、所述先入先出寄存器，配置为存储多个所述弱地址信号，并按照先入先出顺序输出所述弱地址信号；

29、所述锁存器，配置为锁存上一次存储的所述弱地址信号；

30、所述地址比较器，配置为接收所述当前ecs操作行地址信号和上一次存储的所述弱地址信号；在所述当前ecs操作行地址信号和上一次存储的所述弱地址信号不同时，输出有效的更新标志信号；

31、所述逻辑单元，配置为接收所述存储标志信号和所述更新标志信号；在所述存储标志信号和所述更新标志信号均有效时，输出有效的加载时钟信号；

32、所述锁存器，还配置为接收所述加载时钟信号和所述当前ecs操作行地址信号；在所述加载时钟信号有效时，将所述当前ecs操作行地址信号作为待存储的所述弱地址信号进行锁存；

33、所述先入先出寄存器，还配置为接收延迟第一预设时间的所述加载时钟信号和待存储的所述弱地址信号，基于所述加载时钟信号将待存储的所述弱地址信号进行存储。

34、在一些实施例中，所述先入先出寄存器，还配置为接收所述弱地址时钟信号，基于所述弱地址时钟信号依序输出所述弱地址信号。

35、在一些实施例中，所述逻辑单元包括第三与门和脉冲发生器，其中：

36、所述第三与门的第一输入端接收所述存储标志信号，所述第三与门的第二输入端接收所述更新标志信号，所述第三与门的输出端与所述脉冲发生器的输入端连接，所述脉冲发生器的输出端用于输出加载时钟信号。

37、在一些实施例中，所述脉冲发生器包括第一非门、延迟单元和第四与门，其中：

38、所述第一非门的输入端与所述第三与门的输出端连接，所述第一非门的输出端与所述延迟单元的输入端连接，所述延迟单元的输出端与所述第四与门的第二输入端连接，所述第四与门的第一输入端与所述第三与门的输出端连接，所述第四与门的输出端用于输出所述加载时钟信号。

39、在一些实施例中，所述刷新电路还包括ecs模块和阈值模块，其中：

40、所述ecs模块，配置为输出所述当前ecs操作行地址信号和第二计数值；其中，所述第二计数值是指所述当前ecs操作行地址信号对应的存储行的错误比特位的数量；

41、所述阈值模块，配置为接收所述第二计数值，基于所述第二计数值和所述第二阈值的比较结果，输出所述存储标志信号；其中，若所述第二计数值大于等于所述第二阈值，则输出有效的所述存储标志信号；若所述第二计数值小于所述第二阈值，则输出无效的所述存储标志信号。

42、在一些实施例中，所述阈值模块，还配置为接收阈值设置信号，所述阈值模块根据所述阈值设置信号设置所述第二阈值。

43、第二方面，本公开实施例提供了一种刷新方法，应用于如第一方面所述的刷新电路，该方法包括：

44、在所述存储器每次执行刷新操作前，对第一计数值进行加一处理；

45、在所述第一计数值小于第一阈值时，按照自动刷新模式下的刷新对下一存储行进行刷新操作；

46、在所述第一计数值大于等于第一阈值的情况下，对弱存储行进行刷新操作；其中，所述弱存储行是指ecs模式中错误比特位大于第二阈值的存储行。

47、在一些实施例中，在所述第一计数值达到第三阈值时，对所述第一计数值进行复位处理；

48、其中，所述第三阈值大于所述第一阈值。

49、在一些实施例中，在所述第一计数值处于所述第一阈值和所述第三阈值的期间，所述存储器依次刷新多个弱地址信号对应的存储行。

50、第三方面，本公开实施例提供了一种存储器，该存储器包括如第一方面所述的刷新电路。

51、本公开实施例提供了一种刷新电路、方法及存储器，该刷新电路包括：刷新地址发生器，配置为对刷新操作进行计数产生第一计数值，基于第一计数值，生成并输出行地址信号，并基于第一计数值和第一阈值的比较结果输出切换标志信号；弱地址存储模块，配置为存储并输出弱地址信号；其中，弱地址信号指示错误检查与清除(ecs)操作中错误比特位大于第二阈值的存储行；选择模块，配置为接收切换标志信号、行地址信号和弱地址信号，基于切换标志信号选择行地址信号和弱地址信号二者之一作为待刷新地址信号进行输出；刷新模块，配置为接收刷新命令信号和待刷新地址信号，基于刷新命令信号对待刷新地址信号指示的存储行执行一次刷新操作。这样，根据切换标志信号，刷新电路选择对正常的行地址信号或ecs操作检测出的弱地址信号执行刷新操作，能够在正常的刷新操作中额外插入对弱地址信号对应的存储行的刷新操作，提高存储稳定性，改善数据失效现象。