存储电路及其存储器的制作方法

本公开实施例涉及半导体，特别涉及一种存储电路及其存储器。

背景技术：

1、半导体存储器装置，例如动态随机存取存储器(dram，dynamic random accessmemory)可将数据作为位存储在使用电容器及晶体管实施的存储器单元中。例如，电容器的电荷状态(例如，充电或放电)可确定存储器单元是否将“1”或“0”存储为二进制值。可将大量存储器单元连同额外逻辑一起封装到半导体存储器装置中，上述额外逻辑例如实现将数据读取到存储器单元、从存储器单元读取数据、以及刷新存储器单元中的数据。

2、存储器单元可被组织为行及列，且每一存储器单元可经由包含行地址及列地址的存储器地址来存取，行地址以及列地址分别由行地址解码器和列地址解码器来处理。在经由行地址选择或激活行或字线以进行读取操作之后，将来自该行中的所有存储器单元的位传送到形成行缓冲器的感测放大器中，然后经由列地址从感测放大器选择位。因为读取操作将存储器单元电荷传送到行缓冲器中，所以可以重写存储器单元以保持其值。写入操作以类似方式对地址进行解码，其中重写整行以改变存储器单元的单个位。

3、然而，多个存储器单元在存储器中的布局形式有待改善。

技术实现思路

1、本公开实施例提供一种存储电路及其存储器，至少有利于均衡存储电路在第一方向和第二方向上的长度。

2、根据本公开一些实施例，本公开实施例一方面提供一种存储电路，包括：多个存储块，每一所述存储块包括沿第一方向依次排列的第一存储部、第二存储部和第三存储部；其中，所述第二存储部的部分区域与所述第一存储部共同构成第一存储子块，所述第二存储部的剩余区域与所述第三存储部共同构成第二存储子块，所述第一存储子块用于存储高位字节和低位字节中的一者，所述第二存储子块用于存储高位字节和低位字节中的另一者，在所述第一方向上，并排的不同存储部的块选择地址不同。

3、在一些实施例中，所述第二存储部包括沿第二方向依次排列的第一存储子部和第二存储子部，所述第一存储子部和所述第二存储子部中的一者与所述第一存储部共同构成所述第一存储子块，所述第一存储子部和所述第二存储子部中的另一者与所述第三存储部共同构成所述第二存储子块，所述第一方向和所述第二方向相交。

4、在一些实施例中，所述第一存储部包括沿所述第二方向依次排列的第三存储子部和第四存储子部，所述第三存储部包括沿所述第二方向依次排列的第五存储子部和第六存储子部，在所述第一方向上，所述第三存储子部、所述第一存储子部以及所述第五存储子部并排设置，所述第四存储子部、所述第二存储子部以及所述第六存储子部并排设置，所述第一存储子部与所述第三存储子部包含条数相同的字线，所述第二存储子部与所述第六存储子部包含条数相同的字线。

5、在一些实施例中，所述第一存储子块和所述第二存储子块包含条数相同的字线。

6、在一些实施例中，所述存储电路还包括：第一行解码器、第二行解码器和第三行解码器，所述第二行解码器和所述第三行解码器沿第二方向排列，所述第一行解码器与所述第二行解码器和所述第三行解码器均沿所述第一方向排列，所述第一方向和所述第二方向相交，所述第一行解码器、所述第二行解码器和所述第三行解码器均位于所述第一存储部件和所述第二存储部件之间；所述第一行解码器用于激活所述第一存储部的字线，所述第二行解码器用于激活所述第二存储部的部分区域的字线，所述第三行解码器用于激活所述第二存储部的剩余区域的字线。

7、在一些实施例中，所述存储电路还包括：第四行解码器，位于所述第二存储部和所述第三存储部之间，所述第四行解码器用于激活所述第三存储部的字线。

8、在一些实施例中，所述存储电路还包括：列解码器，位于所述第一存储部、所述第二存储部和所述第三存储部在第二方向的相对两侧，所述第二方向与所述第一方向相交。

9、在一些实施例中，所述存储电路还包括：第一电连接层，电连接所述列解码器和存储部中位于同一列的存储单元，所述存储部包括所述第一存储部、所述第二存储部和所述第三存储部。

10、在一些实施例中，所述存储电路还包括：第一全局输入输出线，接收所述第一存储子块中处于所述第二存储部内的位线的读出信号；第二全局输入输出线，接收所述第二存储子块中处于所述第二存储部内的位线的读出信号；第三全局输入输出线，接收所述第一存储部中位线的读出信号；第四全局输入输出线，接收所述第三存储部中位线的读出信号；第一转接线，电连接所述第三全局输入输出线与所述第一全局输入输出线和所述第二全局输入输出线中的一者；第二转接线，电连接所述第四全局输入输出线与所述第一全局输入输出线和所述第二全局输入输出线中的另一者，所述第一转接线和所述第二转接线同层设置。

11、在一些实施例中，所述存储电路还包括：第一全局放大器，位于与所述第一存储部对应的所述列解码器的一侧，且与所述第三全局输入输出线电连接，所述第一全局放大器用于放大所述第一存储子块中所述第三全局输入输出线的读出信号；第二全局放大器，位于与所述第三存储部对应的所述列解码器的一侧，且与所述第四全局输入输出线电连接，所述第二全局放大器用于放大所述第二存储子块中所述第四全局输入输出线的读出信号。

12、在一些实施例中，所述第一全局放大器和所述第二全局放大器同排设置。

13、在一些实施例中，所述存储电路还包括：高位传输线，与所述第一全局放大器和所述第二全局放大器中的一者电连接；低位传输线，与所述第一全局放大器和所述第二全局放大器中的另一者电连接；所述高位传输线用于写入或读出所述存储块中的高位字节，所述低位传输线用于写入或读出所述存储块中的低位字节。

14、在一些实施例中，所述存储电路还包括：第一数据总线，用于电连接所述高位传输线和第一类数据端口；第二数据总线，用于电连接所述低位传输线和第二类数据端口，所述第一数据总线和所述第二数据总线同层设置。

15、根据本公开一些实施例，本公开实施例另一方面还提供一种存储器，包括上述任一项所述的存储电路。

16、本公开实施例提供的技术方案至少具有以下优点：

17、于单个存储块而言，沿第一方向上并排设置有三个存储部，即第一存储部、第二存储部和第三存储部，三个存储部共同构成两个存储子块，即第一存储子块和第二存储子块，以用于存储高位字节和低位字节。如此，相较于目前单个存储子块仅沿第二方向延伸，第二方向与第一方向相交，然后多个存储子块沿第一方向排列的方案，本公开一实施例中提供的存储子块既有部分区域沿第一方向延伸，也有部分区域沿第二方向延伸，因而在存储子块中存储段数量相同的情况下，本公开一实施例中提供的存储子块在第二方向上的布局长度更短，而且，第一存储子块和第二存储子块沿第一方向延伸的区域均属于第二存储部，即第一存储子块和第二存储子块的布局空间相互适配，相较于第一存储子块和第二存储子块沿第一方向延伸的区域不相互适配的方案，有利于降低存储块整体在第一方向上的长度。因此，本公开一实施例提供的存储块有利于均衡存储电路在第一方向和第二方向上的长度，以形成尺寸更均衡的存储电路。