具有可靠性和稳定性的SRAM结构及其自定时控制方法与流程

本发明涉及半导体存储器，特别是涉及一种具有可靠性和稳定性的sram结构及其自定时控制方法。

背景技术：

1、sram，即静态随机存取存储器，是随机存取存储器的一种，具有只要保持通电，里面储存的数据就可以恒常保持的特性。这种特性使得sram在各种需要高速存储和快速数据访问的应用中占据重要地位。随着电子设备功能的不断增强和复杂化，对存储器的性能要求也越来越高。sram作为高速存储器件，其稳定性、数据读写速度和可靠性等方面的性能直接影响到整个电子系统的性能。同时随着移动设备和物联网设备的普及，对设备的功耗要求越来越严格。

2、目前，现有的sram利用虚拟存储体进行自定时控制的方式主要是基于虚拟存储体与真实存储体单元特性一致的原则，通过虚拟存储体的控制时间来1:1地控制真实存储体单元。这种方式不仅使得控制不够灵活，且使得真实存储体单元的控制不够精准和高效，从而降低了sram的读写性能并增加了功耗。

技术实现思路

1、本发明的目的在于提出一种具有可靠性和稳定性的sram结构及其自定时控制方法，能够控制真实存储体的字线开启时间，从而能够精准地控制灵敏放大器的开启时间，并缩短灵敏放大器的开启时间，还能够提高控制的灵活性，有效节省功耗。

2、为解决上述技术问题，本发明提供一种具有可靠性和稳定性的sram结构，包括多个并联的虚拟存储体；所述虚拟存储体设置在真实存储体长度方向的一侧。

3、进一步的，所述虚拟存储体包括第一nmos管、第二nmos管、第三nmos管、第四nmos管、第一pmos管和第二pmos管；

4、所述第一nmos管的源极接地，漏极连接于所述第三nmos管的源极和所述第一pmos管的漏极，所述第一nmos管和所述第一pmos管的栅极均连接电源电压；

5、所述第二nmos管的源极接地，漏极连接于所述第二pmos管的漏极和第四nmos管的源极，所述第二nmos管和所述第二pmos管的栅极均连接所述电源电压；

6、所述第三nmos管和所述第四nmos管的栅极均接入字线，所述第三nmos管和所述第四nmos管的漏极分别接入位线和互补位线；

7、所述位线和所述互补位线均接入时序控制电路；

8、所述第一pmos管和所述第二pmos管的源极均连接所述电源电压。

9、进一步的，还包括相连接的真实存储体、时序控制电路和读写电路；

10、初始状态下，所述虚拟存储体的位线和互补位线的电压为高，所述虚拟存储体和所述真实存储体的字线开启后，所述虚拟存储体的位线和互补位线放电至所述时序控制电路中，同时所述真实存储体的位线和互补位线产生电压差；当所述电压差达到所述读写电路的数据读出设定值时，同时所述时序控制电路根据放电产生的翻转电压关闭字线；进行数据读出。

11、进一步的，所述时序控制电路包括数据读写时钟模块、系统时钟模块、反馈回路模块、字线宽度控制模块和控制信号产生模块；

12、所述数据读写时钟模块的输入端连接于所述系统时钟的输出端和所述反馈回路模块，且所述输入端通过引脚clkadr接入地址时钟，所述数据读写时钟模块的输出端通过引脚clkda与读写电路相连；

13、所述系统时钟模块的输出端与所述反馈回路模块的输入端相连；

14、所述反馈回路模块和所述字线宽度控制模块相连；

15、所述字线宽度控制模块连接至所述控制信号产生模块和所述虚拟存储体；

16、所述控制信号产生模块通过引脚wlclk连接至所述真实存储体的字线。

17、进一步的，所述数据读写时钟模块包括第一与门；所述系统时钟模块包括第二与门；所述第一与门的输入端连接于所述第二与门的输出端以及所述反馈回路模块，并通过引脚clkadr接入地址译码电路。

18、进一步的，所述反馈回路模块包括：第一延时器、第一非门、第一mos管、第三mos管、第五mos管和第六mos管；

19、所述第一延时器的输入端、第三mos管的栅极和第五mos管的栅极皆连接于所述第一与门的输入端；所述第一延时器的输出端连接于所述第一非门的输入端；

20、所述第一非门的输出端连接于所述第一mos管的栅极和所述第六mos管的栅极；

21、所述第一mos管的漏极连接于所述第三mos管的源极，所述第一mos管的源极接地；

22、所述第三mos管、所述第五mos管和所述第六mos管的漏极皆连接于所述字线宽度控制模块；

23、所述第五mos管和第六mos管的源极皆连接于电源电压。

24、进一步的，所述字线宽度控制模块包括第二mos管、第四mos管、第七mos管、第二非门、第三非门、第一或非门以及反相器；

25、所述第二mos管的漏极连接于所述第三mos管的漏极、第四mos管的漏极、所述第二非门的输入端和所述第一或非门的输入端，源极接地，栅极连接于所述第四mos管的栅极和所述第一或非门的输出端；

26、所述第四mos管的源极连接于所述第五mos管的漏极和所述第六mos管的漏极；

27、所述第七mos管的源极连接于电源电压，栅极连接于所述第三非门的输出端；

28、所述第二非门的输出端与所述控制信号产生模块相连；

29、所述第三非门的输入端通过引脚prchg连接于预充电电路；

30、所述第一或非门的输入端连接于所述反相器的输出端；

31、所述反相器的输入端与所述第七mos管的漏极相连，所述反相器的输入端还与所述虚拟存储体相连。

32、进一步的，所述控制信号产生模块包括：第二或非门、第二延时器、第一驱动器、第四非门、第三延时器、第二驱动器、第三与门、或门和第五非门；

33、所述第二或非门的输入端、所述第二延时器的输入端、所述第四非门的输入端以及所述第一驱动器的输入端皆连接于所述第二非门的输出端；

34、所述第二或非门的输出端与所述第二驱动器的输入端相连，所述第二或非门的输入端还与所述第三延时器的输出端相连；

35、所述第一驱动器的输出端通过引脚wlclk控制所述真实存储体的字线的开启或关闭；

36、所述第二驱动器的输出端通过所述引脚prchg连接于预充电电路；

37、所述第二延时器的输出端连接于所述第三延时器的输入端和所述第三与门的输入端；

38、所述第三与门的输入端连接于所述第四非门的输出端和所述或门的输入端，所述第三与门的输出端与所述第五非门的输入端相连；

39、所述第五非门的输出端通过引脚rdp连接于所述读写电路；

40、所述或门的输出端通过引脚wep_n连接于所述读写电路。

41、进一步的，还包括多个pd管，所述pd管设置在所述真实存储体相邻的外围，其中，所述虚拟存储体位于一部分所述pd管和所述真实存储体之间。

42、此外，本发明还提出一种sram自定时控制方法，采用如上述所述的具有可靠性和稳定性的sram结构，具体包括如下：

43、开启字线，虚拟存储体的位线和互补位线放电，同时真实存储体的位线和互补位线产生电压差；

44、当所述电压差达到数据读出设定值时，同时根据放电产生的翻转电压关闭字线，进行数据读出，所述虚拟存储体的位线和互补位线停止放电，所述字线开启的持续时间与所述虚拟存储体的数量相关。

45、进一步的，在所述开启字线之前，还包括：

46、将所述虚拟存储体的位线和互补位线预充电至高电压；

47、选中需读出数据的数据位，字线打开，等待所述真实存储体的位线和互补位线形成压差，同时所述虚拟存储体的位线和互补位线放电；

48、若所述压差达到读写电路中灵敏放大器数据读出设定值时，同时所述放电达到翻转电压关闭字线，所述灵敏放大器开启，进行数据读出；

49、若所述压差未达到所述灵敏放大器数据读出设定值，则返回上一步；

50、在所需读出的数据被读出后，关闭所述灵敏放大器，结束读操作。

51、进一步的，所述字线开启的持续时间与所述虚拟存储体的数量相关，具体包括：

52、假定字线关闭的翻转电压是vtrig，虚拟存储体的数量为n，则字线的开启的持续时间为：tdis=cdbl×vtrig/（n×icell，dum），其中icell，dum表示虚拟存储体的放电电流，cdbl表示虚拟存储体的位线的寄生电容，vtrig=vdd/x，vdd表示电源电压，x为正数；

53、在tdis时间，所述真实存储体的位线和互补位线产生的压差为：δvbl=icell，norm×tdis/cbl=[icell，norm×cdbl×vtrig/（n×icell，dum）]/cbl≈vtrig/n=vdd/xn；其中，icell，norm表示真实存储体的放电电流，cbl表示真实存储体的位线的寄生电容，cbl≈cdbl。

54、进一步的，所述灵敏放大器数据读出设定值为其设计偏移量的若干倍。

55、进一步的，还包括：

56、将所述虚拟存储体的位线和互补位线预充电至高电压；

57、选中需写入数据的数据位，字线打开；

58、进行数据写入，若数据写入失败则返回上一步；

59、在所需写入的数据被写入后，关闭字线，结束写操作。

60、通过上述技术方案，本发明具有如下有益效果：

61、通过多个并联的虚拟存储体的设置；以及将虚拟存储体设置在真实存储体长度方向的一侧，能够控制真实存储体的字线开启时间，从而能够精准地控制灵敏放大器的开启时间，相比于现有技术能够缩短灵敏放大器的开启时间，还能够提高控制的灵活性，有效节省功耗。因此，本结构通过多个并联虚拟存储体的设置，不仅能够延长设备的续航时间，还能够减少热量产生，提高设备的稳定性和可靠性。